JPS6337415B2 - - Google Patents
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- JPS6337415B2 JPS6337415B2 JP58225803A JP22580383A JPS6337415B2 JP S6337415 B2 JPS6337415 B2 JP S6337415B2 JP 58225803 A JP58225803 A JP 58225803A JP 22580383 A JP22580383 A JP 22580383A JP S6337415 B2 JPS6337415 B2 JP S6337415B2
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- JP
- Japan
- Prior art keywords
- data
- signal
- bit
- shift register
- shift
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Links
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明はデータ処理装置に関し、特に複数の
記憶素子からなるシフトレジスタ構成のデータ処
理装置における初期設定に関する。
記憶素子からなるシフトレジスタ構成のデータ処
理装置における初期設定に関する。
従来技術
従来この種のデータ処理装置にあつては、各記
憶素子はその正相出力（Ｑ出）が次段素子のデー
タ入力へ接続される如き関係でシフトレジスタを
構成するように設けられている。このように、す
べての記憶素子の正相出力を次段素子のデータ入
力とする理由は、装置状態をモニタする場合に、
シフトレジスタの１つに選択的に直列にデータを
入力して順次シフト動作を行わせて直列的にデー
タを出力せしめ、この直列出力データをモニタす
る方法を採ることによる。
憶素子はその正相出力（Ｑ出）が次段素子のデー
タ入力へ接続される如き関係でシフトレジスタを
構成するように設けられている。このように、す
べての記憶素子の正相出力を次段素子のデータ入
力とする理由は、装置状態をモニタする場合に、
シフトレジスタの１つに選択的に直列にデータを
入力して順次シフト動作を行わせて直列的にデー
タを出力せしめ、この直列出力データをモニタす
る方法を採ることによる。
かかる構成の装置において、シフトレジスタ機
能を利用して初期状態の設定をなすには、全記憶
素子の初期値を１ビツトずつシフトレジスタへシ
フトインする必要があるために、シフト動作がＴ
秒／ビツト、シフトレジスタを形成する記憶素子
の総ビツト数がＮビツトであれば、初期設定に
Ｔ・Ｎ秒なる時間を要し、またＮビツト分の初期
値を外部の別に設けた記憶装置に保存しておく必
要がある。よつて、Ｎが大なる場合、シフトレジ
スタ機能を初期設定に利用することは困難とな
り、初期状態の設定機能を、記憶素子間を接続す
る論理回路網に有するようにしなければならず、
装置のゲート回路の数を増大する要因となつてい
る。
能を利用して初期状態の設定をなすには、全記憶
素子の初期値を１ビツトずつシフトレジスタへシ
フトインする必要があるために、シフト動作がＴ
秒／ビツト、シフトレジスタを形成する記憶素子
の総ビツト数がＮビツトであれば、初期設定に
Ｔ・Ｎ秒なる時間を要し、またＮビツト分の初期
値を外部の別に設けた記憶装置に保存しておく必
要がある。よつて、Ｎが大なる場合、シフトレジ
スタ機能を初期設定に利用することは困難とな
り、初期状態の設定機能を、記憶素子間を接続す
る論理回路網に有するようにしなければならず、
装置のゲート回路の数を増大する要因となつてい
る。
発明の目的
本発明の目的はシフト機能を利用して前段出力
の正逆相出力の１方を夫々予め定められた規則性
を有する接続態様に基づいて接続するように構成
されていることを特徴としている。
の正逆相出力の１方を夫々予め定められた規則性
を有する接続態様に基づいて接続するように構成
されていることを特徴としている。
発明の実施例
以下に図面を用いて本発明を詳細に説明する。
第１図は本発明の概略を示すブロツク図であ
り、論理回路網１と記憶素子群２とからなり、記
憶素子群２の各記憶素子相互間が論理回路網１に
より夫々接続されてシフトレジスタを構成するよ
うになつている。
り、論理回路網１と記憶素子群２とからなり、記
憶素子群２の各記憶素子相互間が論理回路網１に
より夫々接続されてシフトレジスタを構成するよ
うになつている。
第２図から第５図は本発明の一実施例を示す回
路の詳細を示すものであり、先ず第２図を参照す
るに、シフトレジスタ２０ａ，２０ｂ，２０ｃは
記憶素子群からなつており、各シフトレジスタの
シリアルインデータSI２１には、SI信号１２と
CLEAR（クリアの否定）信号１３との論理積が
アンドゲート１０を介して供給されている。
路の詳細を示すものであり、先ず第２図を参照す
るに、シフトレジスタ２０ａ，２０ｂ，２０ｃは
記憶素子群からなつており、各シフトレジスタの
シリアルインデータSI２１には、SI信号１２と
CLEAR（クリアの否定）信号１３との論理積が
アンドゲート１０を介して供給されている。
各シフトレジスタ２０ａ〜２０ｃは、
（シフト）信号２２“０”のときにはパラレルロ
ード（PI）、パラレルアウト（PO）をなすパラレ
ルモードとなり、通常の論理動作に使用されるよ
うになつている。
（シフト）信号２２“０”のときにはパラレルロ
ード（PI）、パラレルアウト（PO）をなすパラレ
ルモードとなり、通常の論理動作に使用されるよ
うになつている。
このSHIFT信号２２が“１”のときにはシフ
トモードとなり、SIデータ２１がクロツク３３ａ
〜３３ｃによつてシフトインされてシフトレジス
タ中の右端ビツトからシリアルアウトデータ２３
ａ〜２３ｃとして順次シフトアウトされるように
なつており、SEL（セレクト）信号１５により特
定のシフトレジスタがマルチプレクサ１１にて選
択されSO（シフトアウト）信号１４となつてデー
タ処理装置のモニタリングに使用されることにな
る。
トモードとなり、SIデータ２１がクロツク３３ａ
〜３３ｃによつてシフトインされてシフトレジス
タ中の右端ビツトからシリアルアウトデータ２３
ａ〜２３ｃとして順次シフトアウトされるように
なつており、SEL（セレクト）信号１５により特
定のシフトレジスタがマルチプレクサ１１にて選
択されSO（シフトアウト）信号１４となつてデー
タ処理装置のモニタリングに使用されることにな
る。
シフトレジスタ２０ａ〜２０ｃに夫々供給され
るクロツク３３ａ〜３３ｃはデコーダ３０により
CK（クロツク）信号３１とSEL信号１５と、更に
はALL（全選択）信号３２とから作成される。
るクロツク３３ａ〜３３ｃはデコーダ３０により
CK（クロツク）信号３１とSEL信号１５と、更に
はALL（全選択）信号３２とから作成される。
シフトレジスタ２０ａ〜２０ｃのうちの１つを
より詳細に示したのが第３図の回路であり、すべ
てのシフトレジスタが同一構成となつている。シ
フトレジスタの各ビツトQ0〜Q4はお互いに正相
出力（Ｑ出力）又は逆相出力（出力）でSI端子
に接続されており、左端ビツトQ0はシリアルイ
ンデータ２１が印加され、右端ビツトQ4のＱ出
力はシリアルアウトデータ２３となる。SHIFT
信号２２及びCK信号３３は全記憶素子に共通に
供給されている。シフトレジスタを構成する各ビ
ツトQ0〜Q4の詳細が第４図に示されている。
より詳細に示したのが第３図の回路であり、すべ
てのシフトレジスタが同一構成となつている。シ
フトレジスタの各ビツトQ0〜Q4はお互いに正相
出力（Ｑ出力）又は逆相出力（出力）でSI端子
に接続されており、左端ビツトQ0はシリアルイ
ンデータ２１が印加され、右端ビツトQ4のＱ出
力はシリアルアウトデータ２３となる。SHIFT
信号２２及びCK信号３３は全記憶素子に共通に
供給されている。シフトレジスタを構成する各ビ
ツトQ0〜Q4の詳細が第４図に示されている。
図において、Ｄ−FF（デイレイドフリツプフロ
ツプ）２８のＤ（データ）入力にはオアゲート２
７の出力が印加されており、このゲート２７の２
入力にはアンドゲート２６ａ，２６ｂの各出力が
印加されている。アンドゲート２６ａの１入力が
SI信号端子となり、ゲート２６ｂの１入力がPI
信号端子となる。SHIFT信号２２を入力として
この信号２２の正逆相信号を発生するゲート２５
が設けられており、正相信号がゲート２６ｂの他
入力に夫々供給されている。CK信号３３がＤ−
FF２８のCK端子へ印加され、Ｄ−FF２８のＱ
出力がPO出力として用いられている。
ツプ）２８のＤ（データ）入力にはオアゲート２
７の出力が印加されており、このゲート２７の２
入力にはアンドゲート２６ａ，２６ｂの各出力が
印加されている。アンドゲート２６ａの１入力が
SI信号端子となり、ゲート２６ｂの１入力がPI
信号端子となる。SHIFT信号２２を入力として
この信号２２の正逆相信号を発生するゲート２５
が設けられており、正相信号がゲート２６ｂの他
入力に夫々供給されている。CK信号３３がＤ−
FF２８のCK端子へ印加され、Ｄ−FF２８のＱ
出力がPO出力として用いられている。
第５図は第２図のデコーダ３０の具体例回路図
であり、ゲート群３５ａ，３５ｂ及び３６ａ〜３
６ｄによりSEL信号１５をデコードして、ALL
信号３２とオアゲート３７ａ〜３７ｄにより論理
和をとり、その結果とCK信号３１とをアンドゲ
ート３８ａ〜３８ｄで論理積をとつて各シフトレ
ジスタに対するクロツク信号３３を作成するよう
構成されている。
であり、ゲート群３５ａ，３５ｂ及び３６ａ〜３
６ｄによりSEL信号１５をデコードして、ALL
信号３２とオアゲート３７ａ〜３７ｄにより論理
和をとり、その結果とCK信号３１とをアンドゲ
ート３８ａ〜３８ｄで論理積をとつて各シフトレ
ジスタに対するクロツク信号３３を作成するよう
構成されている。
以上の構成において、データ処理装置が通常の
論理動作をなす場合には、ALL信号を“１”と
しかつSHIFT信号２２を“０”とする。よつて、
オアゲート３７ａ〜３７ｄの全出力は“１”とな
り、CK信号３３ａ〜３３ｃにはクロツクが導出
される。各ビツトは、ゲート２６ｂが活性化され
るからパラレルロード、パラレルアウトのパラレ
ルモード動作をなすことになる。
論理動作をなす場合には、ALL信号を“１”と
しかつSHIFT信号２２を“０”とする。よつて、
オアゲート３７ａ〜３７ｄの全出力は“１”とな
り、CK信号３３ａ〜３３ｃにはクロツクが導出
される。各ビツトは、ゲート２６ｂが活性化され
るからパラレルロード、パラレルアウトのパラレ
ルモード動作をなすことになる。
データ処理装置をモニタする場合は、ALL信
号３２を“０”、SHIFT信号２２を“１”、
CLEAR信号１３を“１”とする。SEL信号１５
をデコードしたゲート３６ａ〜３６ｄの出力のう
ちの１つが“１”となり（SEL信号１５が“10”
であればゲート３６ｃの出力のみが“１”とな
る）、これに対応して特定されたシフトレジスタ
のみにクロツクが供給されることになる。
号３２を“０”、SHIFT信号２２を“１”、
CLEAR信号１３を“１”とする。SEL信号１５
をデコードしたゲート３６ａ〜３６ｄの出力のう
ちの１つが“１”となり（SEL信号１５が“10”
であればゲート３６ｃの出力のみが“１”とな
る）、これに対応して特定されたシフトレジスタ
のみにクロツクが供給されることになる。
シフトレジスタへの書込みは、SI信号１２に書
込みたいデータをビツトシリアルでゲート１０を
介してSIデータ２１として送出するようにする。
よつて、クロツクが供給されて選択されているシ
フトレジスタの各ビツトは、ゲート２６ａが活性
化されることによりシフトレジスタとして接続さ
れ、左端のＤ−FFから順次書込みデータが右端
ビツトのＤ−FFへ伝搬して行き書込みデータの
先端値がシフトレジスタの右端ビツトに到達した
とき書込み動作が終了する。シフトレジスタから
の読出しをなすには、シフトレジスタ中のデータ
が左端ビツトから右端ビツトへ伝搬し、右端ビツ
トから順次シリアルアウトデータ２３として出力
され、マルチプレクサ１１により選択されている
シフトレジスタの内容がビツトシリアルとして導
出されることになる。
込みたいデータをビツトシリアルでゲート１０を
介してSIデータ２１として送出するようにする。
よつて、クロツクが供給されて選択されているシ
フトレジスタの各ビツトは、ゲート２６ａが活性
化されることによりシフトレジスタとして接続さ
れ、左端のＤ−FFから順次書込みデータが右端
ビツトのＤ−FFへ伝搬して行き書込みデータの
先端値がシフトレジスタの右端ビツトに到達した
とき書込み動作が終了する。シフトレジスタから
の読出しをなすには、シフトレジスタ中のデータ
が左端ビツトから右端ビツトへ伝搬し、右端ビツ
トから順次シリアルアウトデータ２３として出力
され、マルチプレクサ１１により選択されている
シフトレジスタの内容がビツトシリアルとして導
出されることになる。
初期設定動作をなす場合には、信号１
３を“０”、ALL信号３２を“１”、SHIFT信号
２２を“１”にして、シフトレジスタ２０ａ〜２
０ｃのうちの最大ビツト数だけCK信号３１へク
ロツクパルスを供給する。信号１３が
“０”なのでゲート１０の働きによりシリアルイ
ンデータ２１は常に“０”なるデータとなつてお
り、ALL信号３２が“１”であるからオアゲー
ト３７ａ〜３７ｄの出力は全て“１”となつて全
シフトレジスタにクロツクが夫々供給される。
３を“０”、ALL信号３２を“１”、SHIFT信号
２２を“１”にして、シフトレジスタ２０ａ〜２
０ｃのうちの最大ビツト数だけCK信号３１へク
ロツクパルスを供給する。信号１３が
“０”なのでゲート１０の働きによりシリアルイ
ンデータ２１は常に“０”なるデータとなつてお
り、ALL信号３２が“１”であるからオアゲー
ト３７ａ〜３７ｄの出力は全て“１”となつて全
シフトレジスタにクロツクが夫々供給される。
第３図に示す如き５ビツトのシフトレジスタ
は、第６図に示すように第１番目のクロツクでシ
リアルインデータ２１がビツトQ0のSI端子から
ゲート２６ａと２７ａとを介して供給されるか
ら、“０”がビツトQ0にセツトされる。ビツトQ1
のSI端子にはビツトQ0の正相出力Ｑが接続され
ているので、第２番目のクロツクでビツトQ1に
は第１番目のクロツクでビツトQ0にセツトされ
た値“０”がセツトされる。
は、第６図に示すように第１番目のクロツクでシ
リアルインデータ２１がビツトQ0のSI端子から
ゲート２６ａと２７ａとを介して供給されるか
ら、“０”がビツトQ0にセツトされる。ビツトQ1
のSI端子にはビツトQ0の正相出力Ｑが接続され
ているので、第２番目のクロツクでビツトQ1に
は第１番目のクロツクでビツトQ0にセツトされ
た値“０”がセツトされる。
ビツトQ2のSI端子にはビツトQ1の逆相出力
が接続されているから、第３番目のクロツクでビ
ツトQ2には“０”の補元“１”がセツトされる
ことになる。ビツトQ3のSI端子にはビツトQ2の
正相出力Ｑが接続されており、ビツトQ4のSI端
子にはビツトQ3の逆相出力が接続されている
ので、第４番目のクロツクでビツトQ3には“１”
がセツトされ、第５番目のクロツクでビツトQ4
には“０”がセツトされる。
が接続されているから、第３番目のクロツクでビ
ツトQ2には“０”の補元“１”がセツトされる
ことになる。ビツトQ3のSI端子にはビツトQ2の
正相出力Ｑが接続されており、ビツトQ4のSI端
子にはビツトQ3の逆相出力が接続されている
ので、第４番目のクロツクでビツトQ3には“１”
がセツトされ、第５番目のクロツクでビツトQ4
には“０”がセツトされる。
以後、シリアルインデータ２１が“０”の同一
値である限りビツトQ0〜Q4には夫々同一値がセ
ツトされ続けるから初期設定動作は完了すること
になる。
値である限りビツトQ0〜Q4には夫々同一値がセ
ツトされ続けるから初期設定動作は完了すること
になる。
発明の効果
本発明によれば、シフトレジスタを構成する記
憶素子相互間の接続を、正逆相出力の両者を用い
て予め定められた規則性を有する接続態様に従つ
てなすものであるから、シフト動作のみにより初
期設定が可能となり、初期設定用のための外部記
憶手段が不要となると共に初期設定時間も長くな
らないという効果がある。
憶素子相互間の接続を、正逆相出力の両者を用い
て予め定められた規則性を有する接続態様に従つ
てなすものであるから、シフト動作のみにより初
期設定が可能となり、初期設定用のための外部記
憶手段が不要となると共に初期設定時間も長くな
らないという効果がある。
第１図は本発明の原理を示す概略ブロツク図、
第２図は第 図に示したデータ処理装置のシフト
レジスタ形成態様を示す図、第３図は第２図のシ
フトレジスタの各ビツト間接続構成を示す図、第
４図は第３図の各ビツトの具体例回路図、第５図
は第２図のデコーダの具体例回路図、および第６
図はシフトレジスタの各ビツトの変化の例を説明
する図である。 主要部分の符号の説明、１……論理回路網、２
……記憶素子群、２０……シフトレジスタ、２８
……Ｄ−FF、３０……デコーダ。
第２図は第 図に示したデータ処理装置のシフト
レジスタ形成態様を示す図、第３図は第２図のシ
フトレジスタの各ビツト間接続構成を示す図、第
４図は第３図の各ビツトの具体例回路図、第５図
は第２図のデコーダの具体例回路図、および第６
図はシフトレジスタの各ビツトの変化の例を説明
する図である。 主要部分の符号の説明、１……論理回路網、２
……記憶素子群、２０……シフトレジスタ、２８
……Ｄ−FF、３０……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 複数の記憶素子と、 これら複数の記憶素子を複数のグループにグル
ープ化してこれら各グループを夫々シフトレジス
タとして動作せしめるように前記記憶素子間を接
続する論理回路網と、 前記シフトレジスタの各々に直列的にデータを
入力する入力手段と、 前記シフトレジスタの１つに選択的にクロツク
を供給して該シフトレジスタの１つから直列的に
データを出力する出力手段と、初期設定指令に応
答して前記シフトレジスタの全てにクロツクパル
スを夫々供給すると共に前記シフトレジスタの
各々に同一値の入力データを供給する制御手段と
を含み、 前記論理回路網は、前記記憶素子の各後段入力
に対し前段出力の正逆相出力の１方を夫々予め定
められた規則性を有する接続態様に基づき接続す
るように構成されていることを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225803A JPS60119699A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225803A JPS60119699A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119699A JPS60119699A (ja) | 1985-06-27 |
| JPS6337415B2 true JPS6337415B2 (ja) | 1988-07-25 |
Family
ID=16835027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225803A Granted JPS60119699A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119699A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100550U (ja) * | 1990-02-05 | 1991-10-21 | ||
| JPH0645819U (ja) * | 1992-11-30 | 1994-06-21 | 西川ゴム工業株式会社 | フロントピラー部用ウエザーストリップ |
-
1983
- 1983-11-30 JP JP58225803A patent/JPS60119699A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100550U (ja) * | 1990-02-05 | 1991-10-21 | ||
| JPH0645819U (ja) * | 1992-11-30 | 1994-06-21 | 西川ゴム工業株式会社 | フロントピラー部用ウエザーストリップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60119699A (ja) | 1985-06-27 |
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