JPS60119699A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60119699A JPS60119699A JP58225803A JP22580383A JPS60119699A JP S60119699 A JPS60119699 A JP S60119699A JP 58225803 A JP58225803 A JP 58225803A JP 22580383 A JP22580383 A JP 22580383A JP S60119699 A JPS60119699 A JP S60119699A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- clock
- signal
- data
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はデータ処理装置に関し、特に複数の記憶素子
からなるシフトレジスタ構成のデータ処理装置における
初期設定に関する。
からなるシフトレジスタ構成のデータ処理装置における
初期設定に関する。
従来技術
従来この種のデータ処理装置にあっては、各記憶素子は
その正相出力（Ｑ出）が次段素子のデータ入力へ接続さ
れる如き関係でシフトレジスタを構成するように設けら
れている。このように、すべての記憶素子の正相出力を
次段素子のデータ入力とする理由は、装置状態をモニタ
する場合に、シフトレジスタの１つに選択的に直列にデ
ータを入力して順次シフト動作を行わせて直列的にデー
タを出力せしめ、この直列出力データをモニタする方法
を採ることによる。
その正相出力（Ｑ出）が次段素子のデータ入力へ接続さ
れる如き関係でシフトレジスタを構成するように設けら
れている。このように、すべての記憶素子の正相出力を
次段素子のデータ入力とする理由は、装置状態をモニタ
する場合に、シフトレジスタの１つに選択的に直列にデ
ータを入力して順次シフト動作を行わせて直列的にデー
タを出力せしめ、この直列出力データをモニタする方法
を採ることによる。
かかる構成の装置において、シフトレジスタ機能を利用
して初期状態の設定を々すには、全〜記憶素子の初期値
を１ビツトずつシフトレジスタへシフトインする必要が
あるために、シフト動作がＴ秒／ビ、ト、シフトレジス
タを形成する記憶素子の総ビット数がＮビットであれば
、初期設定ＫＴ・Ｎ秒なる時間を俊し、またＮビ、ト分
の初期値を外部の別に設けた記憶装＊に保存しておく必
要がある。よって、Ｎが大なる場合、シフトレジスタ機
能を初期設定に利用することは困難とな）、初期状態の
設定機能を、記憶素子間を接続する論理回路網に有する
ようにしなければならず、装置のゲート回路の数を増大
する要因となっている。
して初期状態の設定を々すには、全〜記憶素子の初期値
を１ビツトずつシフトレジスタへシフトインする必要が
あるために、シフト動作がＴ秒／ビ、ト、シフトレジス
タを形成する記憶素子の総ビット数がＮビットであれば
、初期設定ＫＴ・Ｎ秒なる時間を俊し、またＮビ、ト分
の初期値を外部の別に設けた記憶装＊に保存しておく必
要がある。よって、Ｎが大なる場合、シフトレジスタ機
能を初期設定に利用することは困難とな）、初期状態の
設定機能を、記憶素子間を接続する論理回路網に有する
ようにしなければならず、装置のゲート回路の数を増大
する要因となっている。
発明の目的
・本発明の目的はシフト機能を利用して前段出力の正逆
相出力の１方を夫々予め定められた規則性を有する接続
態様に基づいて接続するよりに構成されていることを特
徴としている。
相出力の１方を夫々予め定められた規則性を有する接続
態様に基づいて接続するよりに構成されていることを特
徴としている。
発明の実施例
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の概略を示すプｎ、り図であり、論理回
路網１と記憶素子群２とからなり、記憶素子群２の各記
憶素子相互間が論理回路網ｌによシ夫々接続され７てシ
フトレジスタを構成するようになっている。
路網１と記憶素子群２とからなり、記憶素子群２の各記
憶素子相互間が論理回路網ｌによシ夫々接続され７てシ
フトレジスタを構成するようになっている。
第２図から第５図は本発明の一実施例を示す回路の詳細
を示すものであ夛、先ず第２論を参照するに、シフトレ
ジスタ２０ａ、２０ｂ、２０ｃは記憶素子群からなって
おり、各シフトレジスタのシリアルインデータ８Ｉ２１
には、ＳＩ信号１２とＣＬＥＡＲ（クリヤの否定）信号
１３との論理積がアンドゲート１０を介して供給されて
いる。
を示すものであ夛、先ず第２論を参照するに、シフトレ
ジスタ２０ａ、２０ｂ、２０ｃは記憶素子群からなって
おり、各シフトレジスタのシリアルインデータ８Ｉ２１
には、ＳＩ信号１２とＣＬＥＡＲ（クリヤの否定）信号
１３との論理積がアンドゲート１０を介して供給されて
いる。
各シフトレジスタ２０ ａ〜２０ Ｃは、８）ＩＩＦＴ
（シフト）信号２２”Ｏ”のとき罠はパラレルロード（
ＰＩ）、パラレルアウト（ＰＯ）をなすパラレルモード
となり、通常の論理動作に使用されるようになっている
。
（シフト）信号２２”Ｏ”のとき罠はパラレルロード（
ＰＩ）、パラレルアウト（ＰＯ）をなすパラレルモード
となり、通常の論理動作に使用されるようになっている
。
この８１１（ＩＦＴ信号２２が１１１のときＫはシフト
モードとなり、８Ｉデータ２１がクロック３３ａ〜３３
Ｃによってシフトインされてシフトレジスタ中の右端と
、トからシリアルアウトデータ２３ａ〜２３Ｃとして順
次シフトアウトされるようになっており、８ＷＬ（セレ
クト）信号１５により特定のシフトレジスタがマルチプ
レクサ１１にて選択され８０（シフトアウト）信号１４
となってデータ処理装置のモニタリングに使用されるこ
とになる。。
モードとなり、８Ｉデータ２１がクロック３３ａ〜３３
Ｃによってシフトインされてシフトレジスタ中の右端と
、トからシリアルアウトデータ２３ａ〜２３Ｃとして順
次シフトアウトされるようになっており、８ＷＬ（セレ
クト）信号１５により特定のシフトレジスタがマルチプ
レクサ１１にて選択され８０（シフトアウト）信号１４
となってデータ処理装置のモニタリングに使用されるこ
とになる。。
シフトレジスタ２０８〜２００に夫々供給されるクロッ
ク３３８〜３３Ｃはデコーダ３０によりＣＫ（クロック
）信号３１と８ＷＬ佃号１５と、更にはＡｌ、Ｌ （全
選択）信号３２とから作成されるＯ シフトレジスタ２０８〜２０８のうちの１つをより詳細
に示したのが第３図の回路であり、すべ′てのシフトレ
ジスタが同一構成となっている。シフトレジスタの各ビ
ットＱ０〜Ｑ４はお互いに正相出力（Ｑ出力）又は逆相
出力（Ｑ出力）で８Ｉ端子に接続されておシ、左端ビッ
トＱ０はシリアルインデータ２１が印加され、右端ビｙ
） Ｑ４のＱ出力はシリアルアウトデータ２３となる
。８ＨＩＦＴ傷号２２及びＣＫ信号３３は全記憶素子に
共通に供給されている。シフトレジスタを構成する各ビ
ットＱ０〜Ｑ４の詳細が第４図に示されている。
ク３３８〜３３Ｃはデコーダ３０によりＣＫ（クロック
）信号３１と８ＷＬ佃号１５と、更にはＡｌ、Ｌ （全
選択）信号３２とから作成されるＯ シフトレジスタ２０８〜２０８のうちの１つをより詳細
に示したのが第３図の回路であり、すべ′てのシフトレ
ジスタが同一構成となっている。シフトレジスタの各ビ
ットＱ０〜Ｑ４はお互いに正相出力（Ｑ出力）又は逆相
出力（Ｑ出力）で８Ｉ端子に接続されておシ、左端ビッ
トＱ０はシリアルインデータ２１が印加され、右端ビｙ
） Ｑ４のＱ出力はシリアルアウトデータ２３となる
。８ＨＩＦＴ傷号２２及びＣＫ信号３３は全記憶素子に
共通に供給されている。シフトレジスタを構成する各ビ
ットＱ０〜Ｑ４の詳細が第４図に示されている。
図において、Ｄ−ＦＦ（ティレイドフリップフロ、プ）
２８のＤ（データ）入力にはオアゲート２７の出力が印
加されており、このゲート２７０２人力にはアンドグー
）２６ａ、２６ｂの各出力が印加されている。アンドゲ
ート２６ａの１人力が８Ｉ匍号端子となり、グー）２６
ｂの１人力がＰＩ伯伯母子となる。８ＨＩＦＴ信号２２
を入力としてこの年号、２２の正逆相信号を発生するゲ
ート２５が設けられてシシ、正相信号がグー）２６ｂの
他人方圧夫々供給されている。ＣＫ信号３３がＤ−ＦＦ
２ＢのＣＫ端子へ印加され、Ｄ−ＦＦ２８のＱ出力がＰ
Ｏ比出力して用いられている。
２８のＤ（データ）入力にはオアゲート２７の出力が印
加されており、このゲート２７０２人力にはアンドグー
）２６ａ、２６ｂの各出力が印加されている。アンドゲ
ート２６ａの１人力が８Ｉ匍号端子となり、グー）２６
ｂの１人力がＰＩ伯伯母子となる。８ＨＩＦＴ信号２２
を入力としてこの年号、２２の正逆相信号を発生するゲ
ート２５が設けられてシシ、正相信号がグー）２６ｂの
他人方圧夫々供給されている。ＣＫ信号３３がＤ−ＦＦ
２ＢのＣＫ端子へ印加され、Ｄ−ＦＦ２８のＱ出力がＰ
Ｏ比出力して用いられている。
第５図は第２図のデコーダ３０の具体例回路図であり、
ゲートｉ￥−３５ａ、３５ｂ及び３６ａ 〜３６ｄによ
りＳＥＬ個号１５をデコードして、ＡＬＬ信号３２とオ
アゲート３７ａ〜３７ｄによシ論理和をとり、その結果
とＣＫ（ｌ！号３１とをアンドゲート３８ａ〜３８ｄで
論ｔ＆をとって各シフトレジスタに対するクロック信号
３３を作成するよう構成されている。
ゲートｉ￥−３５ａ、３５ｂ及び３６ａ 〜３６ｄによ
りＳＥＬ個号１５をデコードして、ＡＬＬ信号３２とオ
アゲート３７ａ〜３７ｄによシ論理和をとり、その結果
とＣＫ（ｌ！号３１とをアンドゲート３８ａ〜３８ｄで
論ｔ＆をとって各シフトレジスタに対するクロック信号
３３を作成するよう構成されている。
以上の檎成罠おいて、データ処理装置が通常の論理動作
をなす場合には、ＡＬＬ信号をＩｌｌとしかつＳＨＩＦ
Ｔｍ号２２を１０＠とする。よって、オアゲート３７ａ
〜３７ｄの全出力はａｌｌとなり、ＣＫ信号３３ａ〜３
３ｅＫはクロ、りが導出される。各ビットは、ゲート２
６ｂが活性化されるかラハラレルロード、パラレルアウ
トのパラレルモード動作をなすことになる。
をなす場合には、ＡＬＬ信号をＩｌｌとしかつＳＨＩＦ
Ｔｍ号２２を１０＠とする。よって、オアゲート３７ａ
〜３７ｄの全出力はａｌｌとなり、ＣＫ信号３３ａ〜３
３ｅＫはクロ、りが導出される。各ビットは、ゲート２
６ｂが活性化されるかラハラレルロード、パラレルアウ
トのパラレルモード動作をなすことになる。
データ処理装惜をモニタする場合は、ＡＩ、Ｌ信号３２
をｌＯ“、５ＨＩＦＴＯｆ号２２を１１１． ａｔ、ｇ
ＡＲＩ信号１３をｇｌｍとする。ｓｇｉ、６号１５をデ
ーコー・ドしたゲート３６ａ〜３６ｄの出力のうちの１
つが１１１となシ（ＳｎＬ信号１５が”１０″であれば
ゲー）３６ｃの出力のみが１１−となる）、これに対応
して特定されたシフトレジスタのみにクロ。
をｌＯ“、５ＨＩＦＴＯｆ号２２を１１１． ａｔ、ｇ
ＡＲＩ信号１３をｇｌｍとする。ｓｇｉ、６号１５をデ
ーコー・ドしたゲート３６ａ〜３６ｄの出力のうちの１
つが１１１となシ（ＳｎＬ信号１５が”１０″であれば
ゲー）３６ｃの出力のみが１１−となる）、これに対応
して特定されたシフトレジスタのみにクロ。
りが供給されることになる。
シフトレジスタへの書込みは、８Ｉ信号１２に書込みた
いデータをと、トシリアルでゲート１０を介して８Ｉデ
ータ２１として送出するようにする。よって、クロック
が供給されて選択されているシフトレジ２夕の各ビット
は、ゲート２６ａが活性化されることによプシ７トレジ
スタとして接続され、左端のＤ−Ｆ’Ｆから順次１込み
データが右端ビットのＤ −Ｆ Ｆへ伝搬して行き誉込
みデータの先端値がシフトレジスタの右端ビットに到達
したとき誉込み動作が終了する。シフトレジスタからの
読出しをなすＫは、シフトレジスタ中のデータが在地ビ
ットから右端ビッヒヘ伝搬し、右端ビットから順次シリ
アルアウトデータ２３として出力され、マルチプレクサ
１１によシ選択されているシフトレジスタの内容がビッ
トシリアルとして導出されることになる。
いデータをと、トシリアルでゲート１０を介して８Ｉデ
ータ２１として送出するようにする。よって、クロック
が供給されて選択されているシフトレジ２夕の各ビット
は、ゲート２６ａが活性化されることによプシ７トレジ
スタとして接続され、左端のＤ−Ｆ’Ｆから順次１込み
データが右端ビットのＤ −Ｆ Ｆへ伝搬して行き誉込
みデータの先端値がシフトレジスタの右端ビットに到達
したとき誉込み動作が終了する。シフトレジスタからの
読出しをなすＫは、シフトレジスタ中のデータが在地ビ
ットから右端ビッヒヘ伝搬し、右端ビットから順次シリ
アルアウトデータ２３として出力され、マルチプレクサ
１１によシ選択されているシフトレジスタの内容がビッ
トシリアルとして導出されることになる。
初期設定動作をなす場合には％ＣＩＪＡＲ信号１３を”
０’、ＡＬＬ＠号３２全３２ｌ、５ＨＩＦＴ伯号２２を
１１１にして、シフトレジスタ２０ａ〜２０ｃのうちの
最大ビット数だけＣＫ信号３１ヘクロ、クパルスを供給
する。ＣＬＥＡＲ信号１３が１０１なのでゲート１０の
働きＫよシリアルインデータ２１は常に’Ｏ″なるデー
タとなっておｊ９、ＡＬＬ信号３２が１１″であるから
オアゲート３７ａ〜３７ｄの出力は全て二１１となって
全シフトレジスタにクロ、りが夫々供給される。
０’、ＡＬＬ＠号３２全３２ｌ、５ＨＩＦＴ伯号２２を
１１１にして、シフトレジスタ２０ａ〜２０ｃのうちの
最大ビット数だけＣＫ信号３１ヘクロ、クパルスを供給
する。ＣＬＥＡＲ信号１３が１０１なのでゲート１０の
働きＫよシリアルインデータ２１は常に’Ｏ″なるデー
タとなっておｊ９、ＡＬＬ信号３２が１１″であるから
オアゲート３７ａ〜３７ｄの出力は全て二１１となって
全シフトレジスタにクロ、りが夫々供給される。
第３図に示す如き５ビ、トのシフトレジスタは、第６図
に示すように第１査目のクロックでシリアルインデータ
２１がビットＱ０の８■端子からゲート２６ａと２７８
とを介して供給されるから、−０ＩがビットＱ０にセッ
トされる。ビットＱ１の８Ｉ端子にはビットＱ０の正相
出力Ｑが接続されているので、第２番目のクロックでビ
ットＱ、にはｗ、１番目のクロ、りでビットＱ０にセッ
トされた値１ｏ１がセットされる。
に示すように第１査目のクロックでシリアルインデータ
２１がビットＱ０の８■端子からゲート２６ａと２７８
とを介して供給されるから、−０ＩがビットＱ０にセッ
トされる。ビットＱ１の８Ｉ端子にはビットＱ０の正相
出力Ｑが接続されているので、第２番目のクロックでビ
ットＱ、にはｗ、１番目のクロ、りでビットＱ０にセッ
トされた値１ｏ１がセットされる。
・ ビット鵡の８Ｉ端子にはビ、）Ｑヨの逆相出力（が
接続されているから、第３番目のクロックでビｙ ）
Ｑ２ Ｋはｇ６ｗの補元１１１がセットされることにな
る。ビットＱ、の８Ｉ端子にはピッｌ、の正相出力Ｑが
接続されており、ビットＱ４の８Ｉ端子罠はビットＱｍ
の逆相出力Ｑが接続されているので、第４番目のクロ、
りでビットＱ、にはｗｌｍがセットされ、第５１ｉ目の
クロックでビットＱ４には−０−がセットされる。
接続されているから、第３番目のクロックでビｙ ）
Ｑ２ Ｋはｇ６ｗの補元１１１がセットされることにな
る。ビットＱ、の８Ｉ端子にはピッｌ、の正相出力Ｑが
接続されており、ビットＱ４の８Ｉ端子罠はビットＱｍ
の逆相出力Ｑが接続されているので、第４番目のクロ、
りでビットＱ、にはｗｌｍがセットされ、第５１ｉ目の
クロックでビットＱ４には−０−がセットされる。
以後、シリアルインデータ２１が１０１の同一値である
限シビットＱ０〜Ｑ４には夫々同一値がセットされ続け
るから初期設定動作は完了するととＫなる。
限シビットＱ０〜Ｑ４には夫々同一値がセットされ続け
るから初期設定動作は完了するととＫなる。
発明の効果
本発明によれば、シフトレジスタを構成する記憶素子相
互間の接続を、正逆相出力の両者を用いて予め定められ
た規則性を有する接続態様に従ってなすものであるから
、シフト動作のみによシ初期設定が可能となり、初期設
定用のだめの外部記憶手段が不要となると共に初期設定
時間も長くならないという効果がある。
互間の接続を、正逆相出力の両者を用いて予め定められ
た規則性を有する接続態様に従ってなすものであるから
、シフト動作のみによシ初期設定が可能となり、初期設
定用のだめの外部記憶手段が不要となると共に初期設定
時間も長くならないという効果がある。
第１図は本発明の＆理を示す概略プロ、り図、第２−は
第 図に示したデータ処理装置のシフトレジスタ形成態
様を示す図、第３図は第２図のシフトレジスタの各ビッ
ト間接続構成を示す図、第４図は第３図の各ビットの具
体例回路図、第５図は第２図のデコーダの具体例回路図
、および第６図はシフトレジスタの各ビットの変化の例
を説明する図である。 主要部分の符号の説明 １・・・・・・論理回路網、２・・・・・・記憶素子群
、２０・・・・・・シフトレジスタ、２８・・・・・・
Ｄ−ＦＦ、３０・・・・・・デコーダ。 潟／旧
第 図に示したデータ処理装置のシフトレジスタ形成態
様を示す図、第３図は第２図のシフトレジスタの各ビッ
ト間接続構成を示す図、第４図は第３図の各ビットの具
体例回路図、第５図は第２図のデコーダの具体例回路図
、および第６図はシフトレジスタの各ビットの変化の例
を説明する図である。 主要部分の符号の説明 １・・・・・・論理回路網、２・・・・・・記憶素子群
、２０・・・・・・シフトレジスタ、２８・・・・・・
Ｄ−ＦＦ、３０・・・・・・デコーダ。 潟／旧
Claims (1)
- 【特許請求の範囲】 複数の記憶素子と、 これら複数の記憶素子を複数のグループにグループ化し
てこれら各グループを夫々シフトレジスタとして動作せ
しめるように前記記憶素子間を接続する論理回路網と、 前記シフトレジスタの各々に直列的にデータを入力する
入力手段と、 前記シフトレジスタの１つに選択的にクロ、りを供給し
て該シフトレジスタの１つから直列的に・データを出力
する出力手段と、初期設定指令に応答して前記シフトレ
ジスタの全てにりｐ、クパルスを夫々供給すると共に前
記シフトレジスタの各々に同一値の入力データを供給す
る制御手段とを含み、 前記論理回路網は、前記記憶素子の各後段入力に対し前
段出力の正逆相出力の１方を夫々予め定められた規則性
を有する接続態様に基づき接続するよう罠構成されてい
ることを％徴とするデータ処理装置。 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225803A JPS60119699A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225803A JPS60119699A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119699A true JPS60119699A (ja) | 1985-06-27 |
| JPS6337415B2 JPS6337415B2 (ja) | 1988-07-25 |
Family
ID=16835027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225803A Granted JPS60119699A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119699A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100550U (ja) * | 1990-02-05 | 1991-10-21 | ||
| JPH0645819U (ja) * | 1992-11-30 | 1994-06-21 | 西川ゴム工業株式会社 | フロントピラー部用ウエザーストリップ |
-
1983
- 1983-11-30 JP JP58225803A patent/JPS60119699A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337415B2 (ja) | 1988-07-25 |
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