JPS6334275Y2 - - Google Patents
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- Publication number
- JPS6334275Y2 JPS6334275Y2 JP1983067884U JP6788483U JPS6334275Y2 JP S6334275 Y2 JPS6334275 Y2 JP S6334275Y2 JP 1983067884 U JP1983067884 U JP 1983067884U JP 6788483 U JP6788483 U JP 6788483U JP S6334275 Y2 JPS6334275 Y2 JP S6334275Y2
- Authority
- JP
- Japan
- Prior art keywords
- seal ring
- sealing
- solder
- package
- storage container
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 3
- 238000007789 sealing Methods 0.000 description 18
- 229910000679 solder Inorganic materials 0.000 description 11
- 229910015363 Au—Sn Inorganic materials 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Casings For Electric Apparatus (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案は、半導体装置の製造に用いる収納容器
に関するものである。
に関するものである。
従来例の構成とその問題点
半導体素子収納容器（以下、セラミツクパツケ
ージとする）の封止方法として、低融点ガラス封
止法、樹脂封止法、シーム熔接法、半田封止法が
主にあげられる。半田封止法は最も気密性に豊
み、ハーメチツク法の中での大半をしめている
が、例えばAu−Sn半田封止法の場合、パツケー
ジ、ローザイ（以下、Au−Sn半田の額縁とす
る）、キヤツプと三種の位置合わせおよびそれら
の固定が困難である。
ージとする）の封止方法として、低融点ガラス封
止法、樹脂封止法、シーム熔接法、半田封止法が
主にあげられる。半田封止法は最も気密性に豊
み、ハーメチツク法の中での大半をしめている
が、例えばAu−Sn半田封止法の場合、パツケー
ジ、ローザイ（以下、Au−Sn半田の額縁とす
る）、キヤツプと三種の位置合わせおよびそれら
の固定が困難である。
以下、従来のパツケージを用いたAu−Sn半田
封止法を例にして説明する。
封止法を例にして説明する。
第１図において、４はコバール板にAuメツキ
されたキヤツプであり、３は封止用ローザイであ
るAu−Sn半田で形成された額縁である。さらに
１はシールリング部２にAuメツキされたセラミ
ツクパツケージである。半導体素子５をダイスボ
ンドし金属細線６を用いパツケージ電極と結線し
たのち、前記セラミツクパツケージ１にAu−Sn
半田額縁３を載置し、さらにその上にキヤツプ４
を積載した外観の様子を第２図ａに示す。第２図
ｂは第２図ａのＡ−Ａ線の断面を示したものであ
る。
されたキヤツプであり、３は封止用ローザイであ
るAu−Sn半田で形成された額縁である。さらに
１はシールリング部２にAuメツキされたセラミ
ツクパツケージである。半導体素子５をダイスボ
ンドし金属細線６を用いパツケージ電極と結線し
たのち、前記セラミツクパツケージ１にAu−Sn
半田額縁３を載置し、さらにその上にキヤツプ４
を積載した外観の様子を第２図ａに示す。第２図
ｂは第２図ａのＡ−Ａ線の断面を示したものであ
る。
この場合、第２図のようにセラミツクパツケー
ジ１のシールリング部２とAu−Sn半田額縁３は
位置ズレを起こしていることが多く、これを熱処
理するとAu−Sn半田の流れが均一に起こらず
に、気密封止不良となる。
ジ１のシールリング部２とAu−Sn半田額縁３は
位置ズレを起こしていることが多く、これを熱処
理するとAu−Sn半田の流れが均一に起こらず
に、気密封止不良となる。
考案の目的
本考案は、上記従来例の問題点を解決すべく、
作業性が良く、位置決めが簡単な半導体素子収納
容器を提供するものである。
作業性が良く、位置決めが簡単な半導体素子収納
容器を提供するものである。
考案の構成
本考案は、封止用ローザイを載置するシールリ
ングの上部に、前記ローザイの位置決めを行なう
ためのはめ合わせ構造部を設けたことを特徴とす
る半導体素子収納容器を提供するものである。
ングの上部に、前記ローザイの位置決めを行なう
ためのはめ合わせ構造部を設けたことを特徴とす
る半導体素子収納容器を提供するものである。
実施例の説明
第３図は、本考案の一実施例として、セラミツ
クパツケージに設けられたシールリング上部にあ
らかじめ封止用Au−Sn半田と同材料ではめ合わ
せ構造として例えば突起部を設けた構造を示した
ものである。
クパツケージに設けられたシールリング上部にあ
らかじめ封止用Au−Sn半田と同材料ではめ合わ
せ構造として例えば突起部を設けた構造を示した
ものである。
突起部７はシールリング２のインターライン側
８にあつて、少なくとも２ケ所以上に設けること
によつて、Au−Sn半田の額縁３は前記シールリ
ング２と同位置に載置される。その様子を第４図
に示す。この状態でキヤツプ４を積載した状態を
第５図に示す（第５図は第４図のＢ−B′線断面
図である。）。なお、本実施例においては、封止用
ローザイと同材料にて成るはめ合わせ構造を有す
るシールリングが一体化したパツケージに対して
封止を行なう際の位置合わせについて説明したが
必ずしもこれに限定されるものではない。例えば
シールリング側に凹部を設けたパツケージと封止
用ローザイ側に突起部を設けたものとを組み合わ
せた場合の封止についても、その目的は達せられ
その効果は大きい。またキヤツプと封止用ローザ
イがスポツト溶接等にて、一体化している場合に
おいてもその目的は達せられ効果は大きい。
８にあつて、少なくとも２ケ所以上に設けること
によつて、Au−Sn半田の額縁３は前記シールリ
ング２と同位置に載置される。その様子を第４図
に示す。この状態でキヤツプ４を積載した状態を
第５図に示す（第５図は第４図のＢ−B′線断面
図である。）。なお、本実施例においては、封止用
ローザイと同材料にて成るはめ合わせ構造を有す
るシールリングが一体化したパツケージに対して
封止を行なう際の位置合わせについて説明したが
必ずしもこれに限定されるものではない。例えば
シールリング側に凹部を設けたパツケージと封止
用ローザイ側に突起部を設けたものとを組み合わ
せた場合の封止についても、その目的は達せられ
その効果は大きい。またキヤツプと封止用ローザ
イがスポツト溶接等にて、一体化している場合に
おいてもその目的は達せられ効果は大きい。
考案の効果
本考案によるとAu−Sn半田の額縁はシールリ
ング上に確実に位置合わせされる上、これを熱処
理することによつて突起部とAu−Sn半田の額縁
は同時に溶け一体となる。また本考案のはめ合わ
せ構造部は封止用ローザイとシールリングとの相
関で成立しておりシールリング側が凹部、封止用
ローザイ側凸部の組み合わせシールリング側が凸
部、封止用ローザイ側が凹部の組み合せであつて
も、はめ合わせ構造部がローザイと同じ材料であ
ることから、キヤツプとシールリング間には必ず
ローザイが介存しキヤツプとシールリングが直接
的に接することがないので、完全な気密封止をす
ることができる。
ング上に確実に位置合わせされる上、これを熱処
理することによつて突起部とAu−Sn半田の額縁
は同時に溶け一体となる。また本考案のはめ合わ
せ構造部は封止用ローザイとシールリングとの相
関で成立しておりシールリング側が凹部、封止用
ローザイ側凸部の組み合わせシールリング側が凸
部、封止用ローザイ側が凹部の組み合せであつて
も、はめ合わせ構造部がローザイと同じ材料であ
ることから、キヤツプとシールリング間には必ず
ローザイが介存しキヤツプとシールリングが直接
的に接することがないので、完全な気密封止をす
ることができる。
第１図はハーメチツク封止に用いられる半導体
収納容器の分解斜視図、第２図ａは従来の封止さ
れたパツケージの外観図、第２図ｂはａのＡ−
A′線断面図、第３図は本考案の一実施例のロー
ザイの位置合わせ突起部を設けた半導体収納容器
の斜視図、第４図は第３図の容器に半田額縁を設
置した斜視図、第５図は第４図のＢ−B′線に対
応する封止状態の断面図である。 １……セラミツクパツケージ、３……Au−Sn
半田額縁、４……メタルキヤツプ、７……突起
部。
収納容器の分解斜視図、第２図ａは従来の封止さ
れたパツケージの外観図、第２図ｂはａのＡ−
A′線断面図、第３図は本考案の一実施例のロー
ザイの位置合わせ突起部を設けた半導体収納容器
の斜視図、第４図は第３図の容器に半田額縁を設
置した斜視図、第５図は第４図のＢ−B′線に対
応する封止状態の断面図である。 １……セラミツクパツケージ、３……Au−Sn
半田額縁、４……メタルキヤツプ、７……突起
部。
Claims (1)
- 封止用ローザイを載置するシールリングの上部
に、前記ローザイと同材料からなり、前記ローザ
イの位置決めを行なうためのはめ合わせ構造を設
けたことを特徴とする半導体素子収納容器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983067884U JPS59173342U (ja) | 1983-05-06 | 1983-05-06 | 半導体素子収納容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1983067884U JPS59173342U (ja) | 1983-05-06 | 1983-05-06 | 半導体素子収納容器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59173342U JPS59173342U (ja) | 1984-11-19 |
| JPS6334275Y2 true JPS6334275Y2 (ja) | 1988-09-12 |
Family
ID=30198068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1983067884U Granted JPS59173342U (ja) | 1983-05-06 | 1983-05-06 | 半導体素子収納容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173342U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529589B2 (ja) * | 1972-05-30 | 1980-08-05 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824446Y2 (ja) * | 1978-08-18 | 1983-05-25 | 日本電気株式会社 | 半導体装置 |
| JPS55164847U (ja) * | 1979-05-16 | 1980-11-27 |
-
1983
- 1983-05-06 JP JP1983067884U patent/JPS59173342U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529589B2 (ja) * | 1972-05-30 | 1980-08-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59173342U (ja) | 1984-11-19 |
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