JPS63311459A - 情報処理装置におけるバス制御方式 - Google Patents
情報処理装置におけるバス制御方式Info
- Publication number
- JPS63311459A JPS63311459A JP62147274A JP14727487A JPS63311459A JP S63311459 A JPS63311459 A JP S63311459A JP 62147274 A JP62147274 A JP 62147274A JP 14727487 A JP14727487 A JP 14727487A JP S63311459 A JPS63311459 A JP S63311459A
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- Japan
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- outside
- processor
- general
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- 230000010365 information processing Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 3
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、データバスを用いて外部と交信し、外部か
らスタート/ストップ指示によって動作すると共に、外
部から任意のレジスタをリード、ライトし得るように構
成した情報処理装置におけるバス制御方式において、デ
ータバスが故障した時にプロセッサを制御し得ない問題
を解決するため、通常の一般データバスとは別に制御用
データバスを設けることにより、例え一般データバスが
故障してもこの制御用データバスを用いて外部から制御
レジスタをアクセスしてプロセッサの制御を行い得るよ
うにしている。
らスタート/ストップ指示によって動作すると共に、外
部から任意のレジスタをリード、ライトし得るように構
成した情報処理装置におけるバス制御方式において、デ
ータバスが故障した時にプロセッサを制御し得ない問題
を解決するため、通常の一般データバスとは別に制御用
データバスを設けることにより、例え一般データバスが
故障してもこの制御用データバスを用いて外部から制御
レジスタをアクセスしてプロセッサの制御を行い得るよ
うにしている。
本発明は、通常の一般データバスの他に制御用データバ
スを設けた情報処理装置におけるバス制御方式に関する
ものである。
スを設けた情報処理装置におけるバス制御方式に関する
ものである。
−a的にプロセッサへの外部からのアクセスは、プロセ
ッサ中に設けたレジスタのアドレスを指定すると共に、
プロセッサ中に設けたデータバスを介して外部との間で
リード/ライトするデータを受は渡して行うようにして
いる。以下第2図を用いて簡単に説明する。
ッサ中に設けたレジスタのアドレスを指定すると共に、
プロセッサ中に設けたデータバスを介して外部との間で
リード/ライトするデータを受は渡して行うようにして
いる。以下第2図を用いて簡単に説明する。
第2図において、プロセンサ(情報処理装置)1)は各
種演算処理を行うものである。このプロセッサll中に
設けた一般レジスタ1ないしMは命令実行に必要なレジ
スタ(例えばWB、RB。
種演算処理を行うものである。このプロセッサll中に
設けた一般レジスタ1ないしMは命令実行に必要なレジ
スタ(例えばWB、RB。
WRなど)であり、制御レジスタ1ないしNはプロセッ
サのスタート指示、マスク、ステータス情報などを保持
して制御するものである。これら一般レジスタ1ないし
M、および制御レジスタエないしNをアクセスするには
、外部からレジスタアドレスをデコーダ14に供給して
デコードしていずれかのものを選択すると共に、データ
バス12を介して外部から所定のデータを書き込むか、
あるいはデータバス12を介して外部に読み出すように
している。
サのスタート指示、マスク、ステータス情報などを保持
して制御するものである。これら一般レジスタ1ないし
M、および制御レジスタエないしNをアクセスするには
、外部からレジスタアドレスをデコーダ14に供給して
デコードしていずれかのものを選択すると共に、データ
バス12を介して外部から所定のデータを書き込むか、
あるいはデータバス12を介して外部に読み出すように
している。
尚、図中RUNモードは、プロセッサ1)が通常の処理
を行っている場合のモードである。TESTモードは、
デパックボード16を接続し、キーボード17−2から
所定のデータをデータバス12を介して制御レジスタエ
ないしN1あるいは−aレジリス1ないしMに書き込ん
だり、あるいは読みだしてディスプレイ17−1に表示
などすることにより、プロセッサ1)をデパックするモ
ードである。
を行っている場合のモードである。TESTモードは、
デパックボード16を接続し、キーボード17−2から
所定のデータをデータバス12を介して制御レジスタエ
ないしN1あるいは−aレジリス1ないしMに書き込ん
だり、あるいは読みだしてディスプレイ17−1に表示
などすることにより、プロセッサ1)をデパックするモ
ードである。
従来の情報処理装置におけるデータバスは、第2図に示
すように、制御レジスタエないしNも一般しリスタlな
いしMも共通のデータバス12を介して外部との間で交
信を行っているため、このデータバス12に何らかの障
害が発生した場合例えばデータバス12の一部が切断し
た場合、あるいはマイクロプログラムの暴走によってデ
ータバス12のイネーブルが異常動作した場合には、外
部からデータバス12を使用して制御レジスタ1ないし
Nにアクセスし得ないため、制御が全(不可能になって
しまうという問題点があつた。特に、プロセッサをLS
I化した場合には、計測器のプローブを制御レジスタ1
ないしNの端子などに直接に接続して内部状態を読むこ
とができないため、デパックが不可能になってしまうと
いう問題点があった。
すように、制御レジスタエないしNも一般しリスタlな
いしMも共通のデータバス12を介して外部との間で交
信を行っているため、このデータバス12に何らかの障
害が発生した場合例えばデータバス12の一部が切断し
た場合、あるいはマイクロプログラムの暴走によってデ
ータバス12のイネーブルが異常動作した場合には、外
部からデータバス12を使用して制御レジスタ1ないし
Nにアクセスし得ないため、制御が全(不可能になって
しまうという問題点があつた。特に、プロセッサをLS
I化した場合には、計測器のプローブを制御レジスタ1
ないしNの端子などに直接に接続して内部状態を読むこ
とができないため、デパックが不可能になってしまうと
いう問題点があった。
本発明は、前記問題点を解決するため、通常使用する一
般データバスとは別に制御用データバスを独立に設ける
ようにしている。
般データバスとは別に制御用データバスを独立に設ける
ようにしている。
第1図を参照して問題点を解決するための手段を説明す
る。
る。
第1図において、一般データバス2は、外部から一般レ
ジスタ1ないしMに対してデータを書き込んだり、ある
いは一般しリスタエないしMから読み出したデータを外
部に送出するものである。
ジスタ1ないしMに対してデータを書き込んだり、ある
いは一般しリスタエないしMから読み出したデータを外
部に送出するものである。
制御用データバス3は、外部から制御レジスタエないし
Nに対してデータを書き込んだり、あるいは制御レジス
タ1ないしNから読み出したデータを外部に送出するも
のである。
Nに対してデータを書き込んだり、あるいは制御レジス
タ1ないしNから読み出したデータを外部に送出するも
のである。
デコーダ4は、外部から供給されたレジスタアドレスを
デコードして該当するレジスタに対してアクセス可能に
するものである。
デコードして該当するレジスタに対してアクセス可能に
するものである。
次に動作を説明する。
第1図において、一般データバス2に何らかの障害が発
生して使用できな(なっても、独立に設けた制御用デー
タバス3を介して外部から制御レジスタエないしNをア
クセスすることにより、プロセッサ1の制御を行うこと
が可能となる。
生して使用できな(なっても、独立に設けた制御用デー
タバス3を介して外部から制御レジスタエないしNをア
クセスすることにより、プロセッサ1の制御を行うこと
が可能となる。
次に第1図を用いて本発明の1実施例の構成および動作
を詳細に説明する。
を詳細に説明する。
第1図において、一般データバス2は、外部からデータ
を一般レジスタ1ないしMに書き込んだり、−iレジス
タ1ないしMから読み出したデータを外部に送出するも
のである。この一般データバス2のデータ幅は広くとっ
である。
を一般レジスタ1ないしMに書き込んだり、−iレジス
タ1ないしMから読み出したデータを外部に送出するも
のである。この一般データバス2のデータ幅は広くとっ
である。
制御用データバス3は、外部からデータを制御レジスタ
1ないしNに書き込んだり、制御レジスタ1ないしNか
ら読み出したデータを外部に送出したりするものである
。これのデータ幅は狭くてもよい、特にLSI化してピ
ン数が制限されるときには、制御用データバス3自体は
プロセッサ1の性能にはさほど影響を与えないので、数
回に分けてアクセスするように構成し、ピン数の削減を
行うようにしてもよい。
1ないしNに書き込んだり、制御レジスタ1ないしNか
ら読み出したデータを外部に送出したりするものである
。これのデータ幅は狭くてもよい、特にLSI化してピ
ン数が制限されるときには、制御用データバス3自体は
プロセッサ1の性能にはさほど影響を与えないので、数
回に分けてアクセスするように構成し、ピン数の削減を
行うようにしてもよい。
デコーダ4は、外部から通知されたレジスタアドレスを
デコードしていずれかのレジスタに対して一部データバ
ス2あるいは制御用データバス3を経由してデータを書
き込むようにしたり、あるいはいずれかのレジスタから
読み出したデータをマルチプレクサ、3ステートバツフ
アおよび一部データバス2あるいは制御用データバス3
を経由して外部に送出したりするものである。この読み
出し時に3ステートバツフアに供給される一部イネーブ
ル信号あるいは制御イネーブル信号は、例えば図示点線
を用いて示すように、一般レジスタ1に格納されている
値をデコードして生成したり、あるいは制御レジスタ1
の所定ビットの値を用いたりすればよい。
デコードしていずれかのレジスタに対して一部データバ
ス2あるいは制御用データバス3を経由してデータを書
き込むようにしたり、あるいはいずれかのレジスタから
読み出したデータをマルチプレクサ、3ステートバツフ
アおよび一部データバス2あるいは制御用データバス3
を経由して外部に送出したりするものである。この読み
出し時に3ステートバツフアに供給される一部イネーブ
ル信号あるいは制御イネーブル信号は、例えば図示点線
を用いて示すように、一般レジスタ1に格納されている
値をデコードして生成したり、あるいは制御レジスタ1
の所定ビットの値を用いたりすればよい。
次に動作を説明する。
通常の処理時には、一般データバス2を介して外部と一
部レジスタ1ないしMとの間で交信が行われ、所定の処
理が実行される。また、割込み処理などを行う場合には
、制御用データバス3を介して外部と制御レジスタエな
いしNとの間で交信(所定のマスクデータをマスク制御
するための制御レジスタに書き込むことなど)が行われ
る。
部レジスタ1ないしMとの間で交信が行われ、所定の処
理が実行される。また、割込み処理などを行う場合には
、制御用データバス3を介して外部と制御レジスタエな
いしNとの間で交信(所定のマスクデータをマスク制御
するための制御レジスタに書き込むことなど)が行われ
る。
この状態で、何等かの原因例えば一般データバス2の一
部が切断した場合、あるいはマイクロプログラムの暴走
によってイネーブル信号がアクティブ状態に保持されて
しまった場合などにおいて、この一般データバス2が使
用できなくなっても、独立に設けた制御用データバス3
を介して制御用レジスタエないしNに対して独立にアク
セスして、プロセッサlを制御することが可能である。
部が切断した場合、あるいはマイクロプログラムの暴走
によってイネーブル信号がアクティブ状態に保持されて
しまった場合などにおいて、この一般データバス2が使
用できなくなっても、独立に設けた制御用データバス3
を介して制御用レジスタエないしNに対して独立にアク
セスして、プロセッサlを制御することが可能である。
以上のように、一般データバス2の他に新たに制御用デ
ータバス3を設けても、この制御用データバス3の幅は
、一般データバス2の幅に比して狭いので、LSIのピ
ン数を増加する割合は少ない。しかも、制御レジスタ1
ないしNを選択するレジスタアドレスは、第2図に示す
従来と共通であす、更にマルチプレクサのセレクト、バ
スイネーブル回路も特に増加することはない、更に、L
SIのピン数が限られている場合、数回に分けてアクセ
スするようにしてピン数の削減を図るようにすればよい
。
ータバス3を設けても、この制御用データバス3の幅は
、一般データバス2の幅に比して狭いので、LSIのピ
ン数を増加する割合は少ない。しかも、制御レジスタ1
ないしNを選択するレジスタアドレスは、第2図に示す
従来と共通であす、更にマルチプレクサのセレクト、バ
スイネーブル回路も特に増加することはない、更に、L
SIのピン数が限られている場合、数回に分けてアクセ
スするようにしてピン数の削減を図るようにすればよい
。
以上説明したように、本発明によれば、通常の一部デー
タバスとは別に制御用データバスを独立に設ける構成を
採用しているため、例え一般データバスが何等かの原因
によって故障しても独立に設けた制御用データバスを用
いて外部から制御レジスタをアクセスしてプロセッサの
制御を行うことができる。このため、プロセッサの制御
の信鯨性を向上させることができると共に、デパックを
効率的に行うことができる。
タバスとは別に制御用データバスを独立に設ける構成を
採用しているため、例え一般データバスが何等かの原因
によって故障しても独立に設けた制御用データバスを用
いて外部から制御レジスタをアクセスしてプロセッサの
制御を行うことができる。このため、プロセッサの制御
の信鯨性を向上させることができると共に、デパックを
効率的に行うことができる。
第1図は本発明の1実施例構成図、第2図は従来方式の
構成図を示す。 図中、1はプロセッサ(情報処理袋り 、2は一部デー
タバス、3は制御用データバス、4はデコーダを表す。
構成図を示す。 図中、1はプロセッサ(情報処理袋り 、2は一部デー
タバス、3は制御用データバス、4はデコーダを表す。
Claims (1)
- 【特許請求の範囲】 データバスを用いて外部と交信し、外部からスタート/
ストップ指示によって動作すると共に、外部から任意の
レジスタをリード、ライトし得るように構成した情報処
理装置におけるバス制御方式において、 一般レジスタ(1)ないし(M)に対して読み書きして
処理を行うための一般データバス(2)の他に、制御レ
ジスタ(1)ないし(N)に対して独立に読み書きする
制御用データバス(3)を備え、 この制御用データバス(3)を用いて外部からプロセッ
サの制御を行い得るように構成したことを特徴とする情
報処理装置におけるバス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62147274A JPH0664555B2 (ja) | 1987-06-12 | 1987-06-12 | 情報処理装置におけるバス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62147274A JPH0664555B2 (ja) | 1987-06-12 | 1987-06-12 | 情報処理装置におけるバス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63311459A true JPS63311459A (ja) | 1988-12-20 |
JPH0664555B2 JPH0664555B2 (ja) | 1994-08-22 |
Family
ID=15426505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62147274A Expired - Lifetime JPH0664555B2 (ja) | 1987-06-12 | 1987-06-12 | 情報処理装置におけるバス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0664555B2 (ja) |
-
1987
- 1987-06-12 JP JP62147274A patent/JPH0664555B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0664555B2 (ja) | 1994-08-22 |
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