JPS59117645A - 計算機システムの試験方法 - Google Patents
計算機システムの試験方法Info
- Publication number
- JPS59117645A JPS59117645A JP57228841A JP22884182A JPS59117645A JP S59117645 A JPS59117645 A JP S59117645A JP 57228841 A JP57228841 A JP 57228841A JP 22884182 A JP22884182 A JP 22884182A JP S59117645 A JPS59117645 A JP S59117645A
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- Japan
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- central processing
- processing unit
- test
- service processor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は計算機システムの試験方法に関し、詳しくは、
プログラムによる計算機システムのＥ験を容易化する方
法に関するものである。
プログラムによる計算機システムのＥ験を容易化する方
法に関するものである。
第１図に計算機システムの構成例を示す。これは２台の
中央処理装置を用いる例で、１は中央処理装置、２は主
記憶装置、３はサービス・プロセッサ、４はチャネル、
５は入出力制御装置、６はタイプライタ装置、ラインプ
リンタ装置、磁気ディスク装置、磁気テープ装置などの
人、出力装置である。サービス・プロセッサ３は中央処
理装置１の内部状態の読出し、内部状態の変更、あるい
は該中央処理装置ｌのリセット、停止、起動、ならびに
主記憶装置の記憶状態の読出しおよび変更を行う機能を
有している。
中央処理装置を用いる例で、１は中央処理装置、２は主
記憶装置、３はサービス・プロセッサ、４はチャネル、
５は入出力制御装置、６はタイプライタ装置、ラインプ
リンタ装置、磁気ディスク装置、磁気テープ装置などの
人、出力装置である。サービス・プロセッサ３は中央処
理装置１の内部状態の読出し、内部状態の変更、あるい
は該中央処理装置ｌのリセット、停止、起動、ならびに
主記憶装置の記憶状態の読出しおよび変更を行う機能を
有している。
第１図のような計算機システムにおいて、プログラムに
より、ある中央処理袋Ｍ、１を試験する場合、従来は入
出力装置６を構成している磁気ディスク装置や磁気テー
プ装置などの外部記憶装置から該当入出力制御装置５、
該当チャネル４を介して主記憶装置Ｋ ２に試験プログ
ラムをロードし、該主記憶装置２にロードした試験プロ
グラムを該当中央処理装置１が実行し、その試験実行結
果のメツセージを、再びチャネル４、入出力制御装置５
を介して該当入出力装置６のタイプライタ装置やライン
プリンタ装置へ出力していた。したがって、第２図に示
すように、ある１台の中央処理装置を試験する場合、計
算機システムを構成しているチャネル、入出力制御装置
、入出力装置の一部が該被試験中央処理装置の試験のた
めに専有され、該被試験中央処理装置を切り離した残り
の構成において、チャネル、入出力制御装置、入出力装
置の使用が制限されるという問題があった。第２図は、
下方のブロックが被試験中央処理装置１′を含む構成で
あり、該被試験中央処理装置１′に２系統のチャネル４
、入出力制御装置５′、入出力装置６が（（つつけられ
るため、上方のシステム構成では、該２系統を切り離し
た残りの入出力系が中央処理装置１に結合されることを
示している。
より、ある中央処理袋Ｍ、１を試験する場合、従来は入
出力装置６を構成している磁気ディスク装置や磁気テー
プ装置などの外部記憶装置から該当入出力制御装置５、
該当チャネル４を介して主記憶装置Ｋ ２に試験プログ
ラムをロードし、該主記憶装置２にロードした試験プロ
グラムを該当中央処理装置１が実行し、その試験実行結
果のメツセージを、再びチャネル４、入出力制御装置５
を介して該当入出力装置６のタイプライタ装置やライン
プリンタ装置へ出力していた。したがって、第２図に示
すように、ある１台の中央処理装置を試験する場合、計
算機システムを構成しているチャネル、入出力制御装置
、入出力装置の一部が該被試験中央処理装置の試験のた
めに専有され、該被試験中央処理装置を切り離した残り
の構成において、チャネル、入出力制御装置、入出力装
置の使用が制限されるという問題があった。第２図は、
下方のブロックが被試験中央処理装置１′を含む構成で
あり、該被試験中央処理装置１′に２系統のチャネル４
、入出力制御装置５′、入出力装置６が（（つつけられ
るため、上方のシステム構成では、該２系統を切り離し
た残りの入出力系が中央処理装置１に結合されることを
示している。
本発明の目的は、複数台の中央処理装置から構成される
システムにおいて、通常動作に使用しているチャネル、
入出力制御装置および入出力装置に対する使用上の制限
を行うことなく、しかも、被試験中央処理装置を除く中
央処理装置の動作と並行して、該被試験中央処理装置の
試験を実行する方法を提供することにある。
システムにおいて、通常動作に使用しているチャネル、
入出力制御装置および入出力装置に対する使用上の制限
を行うことなく、しかも、被試験中央処理装置を除く中
央処理装置の動作と並行して、該被試験中央処理装置の
試験を実行する方法を提供することにある。
本発明の要点は、中央処理装置の特定命令に従い、主記
憶装置に格納されているメツセージをサービス・プロセ
ッサの入出力様器部に出力した後、該中央処理装置を再
起動する機能をサービス・プロセッサにもたせることに
よって、中央処理装置に結合されるチャネルおよび入出
力装置等を用いることなく、中央処理装置と主記憶装置
とブービス・プロセッサの構成だけで、該中央処理装置
上で走行するプログラムによる試験を可能圧するもので
ある。
憶装置に格納されているメツセージをサービス・プロセ
ッサの入出力様器部に出力した後、該中央処理装置を再
起動する機能をサービス・プロセッサにもたせることに
よって、中央処理装置に結合されるチャネルおよび入出
力装置等を用いることなく、中央処理装置と主記憶装置
とブービス・プロセッサの構成だけで、該中央処理装置
上で走行するプログラムによる試験を可能圧するもので
ある。
第３図は本発明の方法による試験実行時のシステノ・構
成例を示（７たもので、第２図に対応する図である。第
３図の場合、被試験中央処理装置１′は主記憶装置２′
とサービス・プロセツーリ゛３′のみに結合され、サー
ビス・プロセッサ３′を用いて、試験プログラムの主記
憶装置２′へのロード、および中央処理装置１の試験結
果メツセージの出力を実行する。この試験実行と並行し
て、中央処理装置１は通常動作を続行し、該中央処理装
置に結合されているチャネル４，４′、入出力制御装置
５．５′、入出力装Ｆ：６．６’の任意の系統によって
データの入力あるいは出力を行う。
成例を示（７たもので、第２図に対応する図である。第
３図の場合、被試験中央処理装置１′は主記憶装置２′
とサービス・プロセツーリ゛３′のみに結合され、サー
ビス・プロセッサ３′を用いて、試験プログラムの主記
憶装置２′へのロード、および中央処理装置１の試験結
果メツセージの出力を実行する。この試験実行と並行し
て、中央処理装置１は通常動作を続行し、該中央処理装
置に結合されているチャネル４，４′、入出力制御装置
５．５′、入出力装Ｆ：６．６’の任意の系統によって
データの入力あるいは出力を行う。
第４図は本発明の一実施例で、特に被試験中央処理装置
１′とそれに結合されるサービス・プロセッサ３′内の
本発明に関係する部分を示したものである。ここで、サ
ービス・プロセッサ３′は、磁気ディスクなどの外部記
憶部４２およびプリンタなどの印刷部４３を具備してい
るのが普通である。本発明では、該サービス・プロセッ
サ３′が有する外部記憶部４２に試験プログラムを格納
し、また印刷部４３は試験結果メツセージを出力するの
に用いる。
１′とそれに結合されるサービス・プロセッサ３′内の
本発明に関係する部分を示したものである。ここで、サ
ービス・プロセッサ３′は、磁気ディスクなどの外部記
憶部４２およびプリンタなどの印刷部４３を具備してい
るのが普通である。本発明では、該サービス・プロセッ
サ３′が有する外部記憶部４２に試験プログラムを格納
し、また印刷部４３は試験結果メツセージを出力するの
に用いる。
さて、サービス・プロセッサ３′は、中央処理装置１′
を試験する場合、まず状態制御部翼よりシステムリセッ
ト信号線Ｍを用いて、中火処理装置１内のシスデム制御
部１４ヘシステムリセット信号を送出し、中央処理装置
１′の動作をリセットした後、外部記憶制御部４０と書
込みバッファレジスタ：３８と書込みデータレジスタ；
３６を用いて、外部記憶部４２に格納されている試ｙ゛
１（プログラムを主記憶装置２′に曹込む。次にサービ
ス・プロセッサ３′は、試験プログラムの先頭命令アド
レスなどを含むプログラム状態語をスキャンインデータ
１／ジスタ：３３に設定し、これをスキャンイン信号線
５３を用いて中央処理装置１′内のプログラム状態語（
ＰＳＷ）レジスタ１３に格納した後、状態制御部３４よ
りスタート信号線５５を用いて、中央処理装置１′内の
システム制御部１４ヘスタート信号を送出する。
を試験する場合、まず状態制御部翼よりシステムリセッ
ト信号線Ｍを用いて、中火処理装置１内のシスデム制御
部１４ヘシステムリセット信号を送出し、中央処理装置
１′の動作をリセットした後、外部記憶制御部４０と書
込みバッファレジスタ：３８と書込みデータレジスタ；
３６を用いて、外部記憶部４２に格納されている試ｙ゛
１（プログラムを主記憶装置２′に曹込む。次にサービ
ス・プロセッサ３′は、試験プログラムの先頭命令アド
レスなどを含むプログラム状態語をスキャンインデータ
１／ジスタ：３３に設定し、これをスキャンイン信号線
５３を用いて中央処理装置１′内のプログラム状態語（
ＰＳＷ）レジスタ１３に格納した後、状態制御部３４よ
りスタート信号線５５を用いて、中央処理装置１′内の
システム制御部１４ヘスタート信号を送出する。
中央処理装置１′は、サービス・プロセッサ３′からの
スタート信号を受ける°と、プログラノ・状態語（ｐｓ
ｗ）レジスタ１３の内容に従い、主記憶装置２′に格納
されている試験プログラムを実行する。
スタート信号を受ける°と、プログラノ・状態語（ｐｓ
ｗ）レジスタ１３の内容に従い、主記憶装置２′に格納
されている試験プログラムを実行する。
該試験プログラムにおいては、１つの試験項目を実行し
た後、該試験実行結果のメツセージを主記憶装置２′に
格納し、さらに該メツセージが格納されている主記憶装
置２′上の領域の先頭アドレスならびにメッセージ長を
主記憶装置２の特定領域に格納した後、上記メツセージ
先頭アドレスならびにメッセージ長が格納されている主
記憶装置２上のアドレスをオペランドアドレスとして特
定命令Ａを発行する。
た後、該試験実行結果のメツセージを主記憶装置２′に
格納し、さらに該メツセージが格納されている主記憶装
置２′上の領域の先頭アドレスならびにメッセージ長を
主記憶装置２の特定領域に格納した後、上記メツセージ
先頭アドレスならびにメッセージ長が格納されている主
記憶装置２上のアドレスをオペランドアドレスとして特
定命令Ａを発行する。
中央処理装置１′は、命令レジスタ１１の命令コード部
分をデコードした結果、特定命令Ａであった場合、該命
令Ａのオペランドアドレスをオペランドアドレスレジス
タ１２に格納し、プログラム状態１（ＰＳＷ）レジスタ
１３内の命令アドレスを該命令Ａの命令長だけ更新した
後、システム制御部１４より割込み信号線５１を用いて
サービス・プロセッサ３′内の割込み処理部３１へ割込
み信号を送出し、さらに自か、ら停止Ｅ状態となる。
分をデコードした結果、特定命令Ａであった場合、該命
令Ａのオペランドアドレスをオペランドアドレスレジス
タ１２に格納し、プログラム状態１（ＰＳＷ）レジスタ
１３内の命令アドレスを該命令Ａの命令長だけ更新した
後、システム制御部１４より割込み信号線５１を用いて
サービス・プロセッサ３′内の割込み処理部３１へ割込
み信号を送出し、さらに自か、ら停止Ｅ状態となる。
サービス・プロセッサ３′は、中央処理装置１からの割
込みを受けると、スキャンアウトデータ信号線５２を用
いて、中央処理装置１′内のオペランドアドレスレジス
タ１２の内容を読取り、スキャンアウトデータレジスタ
３２を介してアドレスレジスタあに格納する。そして、
このアドレスを用いて主記憶装置２′からオペランドデ
ータとして、上記試験実行結果メツセージが格納されて
いる主記憶装置２′の先頭アドレスならびに該メッセー
ジ長を読取り、読出しデータレジスタ３７を介し゛〔読
出しバッファレジスタ３９に格納する。
込みを受けると、スキャンアウトデータ信号線５２を用
いて、中央処理装置１′内のオペランドアドレスレジス
タ１２の内容を読取り、スキャンアウトデータレジスタ
３２を介してアドレスレジスタあに格納する。そして、
このアドレスを用いて主記憶装置２′からオペランドデ
ータとして、上記試験実行結果メツセージが格納されて
いる主記憶装置２′の先頭アドレスならびに該メッセー
ジ長を読取り、読出しデータレジスタ３７を介し゛〔読
出しバッファレジスタ３９に格納する。
次にサービス・プロセッサ３′は、読出しバッファレジ
スタ３９に格納されている特定命令Ａのオペランドの第
１語（メツセージ先頭アドレス）をアドレスレジスタ３
５に格納し、このアドレスを用いて、主記憶装置２′か
ら試験実行結果メツセージをオペランドの第２藺（メッ
セージ長）に示されている長さだけＰ＆覗り、読出しデ
ータレジスタ３７を介して読出しバッファレジスタ３９
に格納し、該メ ゛ツセージを印刷制御部４１を用
いて印刷部４３に出力する。その後、サービス・プロセ
ッサ３は、状態制御部３４よりスタート信号線５５を用
いて、中央処理装置１′内のシステム制御部１４ヘスタ
ート信号を送出する。このスタート信号をうけて、中央
処理装置１′はプログラム状態語レジスタ１３の命令ア
ドレスに従い、上記特定命令Ａの次から処理を再開する
。
スタ３９に格納されている特定命令Ａのオペランドの第
１語（メツセージ先頭アドレス）をアドレスレジスタ３
５に格納し、このアドレスを用いて、主記憶装置２′か
ら試験実行結果メツセージをオペランドの第２藺（メッ
セージ長）に示されている長さだけＰ＆覗り、読出しデ
ータレジスタ３７を介して読出しバッファレジスタ３９
に格納し、該メ ゛ツセージを印刷制御部４１を用
いて印刷部４３に出力する。その後、サービス・プロセ
ッサ３は、状態制御部３４よりスタート信号線５５を用
いて、中央処理装置１′内のシステム制御部１４ヘスタ
ート信号を送出する。このスタート信号をうけて、中央
処理装置１′はプログラム状態語レジスタ１３の命令ア
ドレスに従い、上記特定命令Ａの次から処理を再開する
。
以上、実施例においては、試験対象装置を中央処理装置
として説明したが、本発明はこれに限られるものではな
い。
として説明したが、本発明はこれに限られるものではな
い。
以上説明したように、本発明によれば、サービス・プロ
セッサの外部記憶部および印刷部により試験ブログラノ
・のロードと試験実行結果の出力を行うので、中央処理
装置上で走行するプログラムによる試験を実行するため
に１通常動作に使用しでいる入出力装置およびチャネル
等を必要としない。したがって、複数台の中央処理装置
から構成されるシステムにおいて、被試験中央処理装置
および主記憶装置を切り離した構成における通常動作の
続行と同時に、しかも、該通常動作のシステムに対して
入出力装置およびチャネル等の使用上の制約を与えるこ
となく、計算機システムの試験ができる。
セッサの外部記憶部および印刷部により試験ブログラノ
・のロードと試験実行結果の出力を行うので、中央処理
装置上で走行するプログラムによる試験を実行するため
に１通常動作に使用しでいる入出力装置およびチャネル
等を必要としない。したがって、複数台の中央処理装置
から構成されるシステムにおいて、被試験中央処理装置
および主記憶装置を切り離した構成における通常動作の
続行と同時に、しかも、該通常動作のシステムに対して
入出力装置およびチャネル等の使用上の制約を与えるこ
となく、計算機システムの試験ができる。
なお、サービス・プロセッサに通信機能を付加すること
により、遠隔保守センタからの試験実行制御が容易に実
現できろ。また、サービス・プロセッサに試験起動時刻
保持レジスタとタイマとこの両者の値を比較する比較器
とを相加するよ５ Ｋすれば、試験の自動起動が容易に
実現できる０
により、遠隔保守センタからの試験実行制御が容易に実
現できろ。また、サービス・プロセッサに試験起動時刻
保持レジスタとタイマとこの両者の値を比較する比較器
とを相加するよ５ Ｋすれば、試験の自動起動が容易に
実現できる０
第１図は本発明で対象とする計算機システムの構成例を
示す図、第２図は従来の試験方法によるシステム構成例
を示す図、第３図は本発明の試験方法によるシステム構
成例を示す図、第４図は本発明の一実施例を示す図であ
る。 １．１′・・・中央処理装置、 ２．２′・・・主記
憶装置、３．３°゛ザービス・プロセラ？、 ４．４・
・・チャネル、 ５，５・・・入出力制御装置、６．６
′・・・入出力装置、 １１・・・命令レジスタ、 １
２・・・オペランドアドレスレジスタ、１３・・・プロ
グラム状態語（ＰＳＷ）レジスタ、１４・・・システム
制御部、３１・・・割込み処理部、３２・・・スキャン
アウトデータレジスタ、３３・□・・スキャンインデー
タレジスタ、あ・・・状態制御部、 あ・・・アドレス
レジスタ、３６・・・書込みデータレジスタ、 ３７・
・・読出しデータレジスタ、 あ・・・書込みバッファ
レジスタ、３９・・・読出しバッファレジスタ、 ４０
・・・外部記憶制御部、 ４１・・・印刷制御部、 ４
２・・・外部記憶部、４３・・・印刷部。 代理人弁理士 鈴 木 誠のパ 第２図
示す図、第２図は従来の試験方法によるシステム構成例
を示す図、第３図は本発明の試験方法によるシステム構
成例を示す図、第４図は本発明の一実施例を示す図であ
る。 １．１′・・・中央処理装置、 ２．２′・・・主記
憶装置、３．３°゛ザービス・プロセラ？、 ４．４・
・・チャネル、 ５，５・・・入出力制御装置、６．６
′・・・入出力装置、 １１・・・命令レジスタ、 １
２・・・オペランドアドレスレジスタ、１３・・・プロ
グラム状態語（ＰＳＷ）レジスタ、１４・・・システム
制御部、３１・・・割込み処理部、３２・・・スキャン
アウトデータレジスタ、３３・□・・スキャンインデー
タレジスタ、あ・・・状態制御部、 あ・・・アドレス
レジスタ、３６・・・書込みデータレジスタ、 ３７・
・・読出しデータレジスタ、 あ・・・書込みバッファ
レジスタ、３９・・・読出しバッファレジスタ、 ４０
・・・外部記憶制御部、 ４１・・・印刷制御部、 ４
２・・・外部記憶部、４３・・・印刷部。 代理人弁理士 鈴 木 誠のパ 第２図
Claims (1)
- （１，１中央処理装置と主記憶装置とサービス・プロセ
ッサとを備えた計算機システムにおいて、前記サービス
・プロセッサに、該サービス・プロセッサに接続された
記憶部から主記憶装置へ試験プログラムをロードする手
段と、中央処理装置からの割込み信号を受けて、主記憶
装置に格納されている試験実行結果のメツセージを該サ
ービス・プロセッサに接続された出力部に出力し、中央
処理装置を再起動する手段とを設け、前記中央処理装置
は前記主記憶装置にロードされた試験プログラムを実行
し、その試験実行結果のメツセージを主記憶装置に格納
すると、前記サービス・プロセッサへ割込み信号を発し
、自からは停止状態となることを特徴とする計算機シス
テムの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228841A JPS59117645A (ja) | 1982-12-25 | 1982-12-25 | 計算機システムの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228841A JPS59117645A (ja) | 1982-12-25 | 1982-12-25 | 計算機システムの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117645A true JPS59117645A (ja) | 1984-07-07 |
Family
ID=16882696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228841A Pending JPS59117645A (ja) | 1982-12-25 | 1982-12-25 | 計算機システムの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103640A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | Ｃｐｕを有する装置の試験システム |
| EP0599488A2 (en) * | 1992-11-18 | 1994-06-01 | Canon Information Systems, Inc. | Method and apparatus for testing an interface board |
-
1982
- 1982-12-25 JP JP57228841A patent/JPS59117645A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103640A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | Ｃｐｕを有する装置の試験システム |
| EP0599488A2 (en) * | 1992-11-18 | 1994-06-01 | Canon Information Systems, Inc. | Method and apparatus for testing an interface board |
| EP0599488B1 (en) * | 1992-11-18 | 1999-10-06 | Canon Information Systems, Inc. | Method and apparatus for testing an interface board |
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