JPS63306647A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JPS63306647A JPS63306647A JP62142722A JP14272287A JPS63306647A JP S63306647 A JPS63306647 A JP S63306647A JP 62142722 A JP62142722 A JP 62142722A JP 14272287 A JP14272287 A JP 14272287A JP S63306647 A JPS63306647 A JP S63306647A
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- 239000004065 semiconductor Substances 0.000 abstract description 11
- 239000011347 resin Substances 0.000 abstract description 6
- 229920005989 resin Polymers 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
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- 238000005452 bending Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイオード等のように少なくとも２つの端子
を備えた電子部品の製造方法に関するものである。
を備えた電子部品の製造方法に関するものである。
従来、ダイオード等のように少なくとも２つの端子を備
えた電子部品には、第１０図に示すように直線状に並べ
た二本のリード線１．２の間に半導体チップ３を挟んだ
のち、その全体をガラス又はモールド樹脂４にて密封し
たものと、第１１図に示すように二本の端子板５．６の
うち一方の端子板５に半導体チップ７をグイボンディン
グし、この半導体チップ７と他方の端子板６との間を細
い金線８にてワイヤーボンディングしたのち、その全体
をモールド樹脂９にて密封したものとがある。
えた電子部品には、第１０図に示すように直線状に並べ
た二本のリード線１．２の間に半導体チップ３を挟んだ
のち、その全体をガラス又はモールド樹脂４にて密封し
たものと、第１１図に示すように二本の端子板５．６の
うち一方の端子板５に半導体チップ７をグイボンディン
グし、この半導体チップ７と他方の端子板６との間を細
い金線８にてワイヤーボンディングしたのち、その全体
をモールド樹脂９にて密封したものとがある。
前者のものは、−個ずつ組立てるようにしなければなら
ず、組立てに複雑な工程を必要とし、電子部品の製造に
一般化されているように長尺帯状のリードフレームによ
る多量生産方式を採用することができないので、製造コ
ストが著しく嵩むことになる。また、後者のものは、長
尺状のリードフレームによる多量生産方式を採用するこ
とはできるが、一方の端子板５にグイボンディングした
半導体チップ７と他方の端子板６との間を、金線８にて
ワイヤーボンディングしなければならないから、これに
手数と材料費とを必要として、これまた製造コストが可
成りアップするのであった。
ず、組立てに複雑な工程を必要とし、電子部品の製造に
一般化されているように長尺帯状のリードフレームによ
る多量生産方式を採用することができないので、製造コ
ストが著しく嵩むことになる。また、後者のものは、長
尺状のリードフレームによる多量生産方式を採用するこ
とはできるが、一方の端子板５にグイボンディングした
半導体チップ７と他方の端子板６との間を、金線８にて
ワイヤーボンディングしなければならないから、これに
手数と材料費とを必要として、これまた製造コストが可
成りアップするのであった。
そこで先行技術としての特開昭６２−３５５４９号公報
は、前記従来の問題を解消するものとして、第１２図及
び第１３図に示すように、長尺帯状リードフレーム１０
の長手両端縁におけるフレーム枠１１．１２の各々から
内向きに延びる端子ｔ＆１４．１５を、リードフレーム
１０の長手方向にずらせて造形し、この両端子板１４．
１５のうち一方の端子板１４を、他方の端子板１５より
も長くし、且つ、この一方の端子板１４を、折り曲げ線
１４ａに沿って当該一方の端子板１４の先端部が、前記
他方の端子板１５における先端部に対して重なるように
横向きに９０度折り曲げ、この両端子板１４．１５の先
端部間に半導体チップ１６をグイボンディングすること
を提案している。
は、前記従来の問題を解消するものとして、第１２図及
び第１３図に示すように、長尺帯状リードフレーム１０
の長手両端縁におけるフレーム枠１１．１２の各々から
内向きに延びる端子ｔ＆１４．１５を、リードフレーム
１０の長手方向にずらせて造形し、この両端子板１４．
１５のうち一方の端子板１４を、他方の端子板１５より
も長くし、且つ、この一方の端子板１４を、折り曲げ線
１４ａに沿って当該一方の端子板１４の先端部が、前記
他方の端子板１５における先端部に対して重なるように
横向きに９０度折り曲げ、この両端子板１４．１５の先
端部間に半導体チップ１６をグイボンディングすること
を提案している。
但し、この図において符号１７はモールド樹脂、符号１
３は両フレーム枠１１．１２を互いに連結する連結フレ
ームを各々示す。
３は両フレーム枠１１．１２を互いに連結する連結フレ
ームを各々示す。
〔発明が解決しようとする問題点〕
この先行技術によると、２端子型の電子部品を、長尺状
のリードフレームにて多量生産することができるが、リ
ードフレーム１０に適宜間隔Ｐで多数本造形される一方
の端子板１４を一本ずつ折り曲げる工程を必要とする上
に、一方の端子板１４と他方の端子板１５とは、リード
フレーム１０における長手方向に並んだ形態になり、各
端子板１４．１５におけるリードフレーム長手方向の間
隔Ｐを、一方の端子板１４の幅Ｔだけ広くしなければな
らなず、リードフレーム１０における単位長さ当たりの
製品の数量が少なくなるから、製造コトスのダウンが未
だ十分ではないのである。
のリードフレームにて多量生産することができるが、リ
ードフレーム１０に適宜間隔Ｐで多数本造形される一方
の端子板１４を一本ずつ折り曲げる工程を必要とする上
に、一方の端子板１４と他方の端子板１５とは、リード
フレーム１０における長手方向に並んだ形態になり、各
端子板１４．１５におけるリードフレーム長手方向の間
隔Ｐを、一方の端子板１４の幅Ｔだけ広くしなければな
らなず、リードフレーム１０における単位長さ当たりの
製品の数量が少なくなるから、製造コトスのダウンが未
だ十分ではないのである。
しかも、前記一方の端子板１４の長さを、その先端を折
り曲げる分だけ長くしなければならないので、製品電子
部品のＭ量が増大するのであり、その上、平面視におい
て両端子板１４．１５が左右方向に二本並んだ形態にな
るので、製品電子部品の横幅寸法Ｓが大きくなる点も問
題であった。
り曲げる分だけ長くしなければならないので、製品電子
部品のＭ量が増大するのであり、その上、平面視におい
て両端子板１４．１５が左右方向に二本並んだ形態にな
るので、製品電子部品の横幅寸法Ｓが大きくなる点も問
題であった。
本発明は、この先行技術の問題を解消した製造方法を提
供することを目的とするものである。
供することを目的とするものである。
このため本発明は、リードフレームの長手両端縁におけ
る両フレーム枠の各々から内向きに延びる端子板を造形
し、前記リードフレームにおける幅寸法を、前記両端子
板のうち一方の端子板における先端部に対して他方の端
子板における先端部が重なるように縮める一方、前記両
端子板における先端部の重ね部分間にチップ部品を挟持
する構成にしたものである。
る両フレーム枠の各々から内向きに延びる端子板を造形
し、前記リードフレームにおける幅寸法を、前記両端子
板のうち一方の端子板における先端部に対して他方の端
子板における先端部が重なるように縮める一方、前記両
端子板における先端部の重ね部分間にチップ部品を挟持
する構成にしたものである。
このように、リードフレームの幅寸法を縮めることによ
り、両端子板の先端部を重ね、この重ね部分間にチップ
部品を挟持するようにすれば、両端子板は、前記先行技
術のようにリードフレームの長手方向にずらせた形態す
る必要がなく、リードフレームの長手方向に対して同じ
位置することができると共に、両端子板のうちいずれか
一方の端子板を、前記先行技術のように長くすること、
及び当該一方の端子板を折り曲げることも必要としない
のである。
り、両端子板の先端部を重ね、この重ね部分間にチップ
部品を挟持するようにすれば、両端子板は、前記先行技
術のようにリードフレームの長手方向にずらせた形態す
る必要がなく、リードフレームの長手方向に対して同じ
位置することができると共に、両端子板のうちいずれか
一方の端子板を、前記先行技術のように長くすること、
及び当該一方の端子板を折り曲げることも必要としない
のである。
つまり、本発明によると、各端子板におけるリードフレ
ームの長手方向の間隔を狭くして、リードフレームの単
位長さ当たりについての製品電子部品の数量を多くする
ことができると共に、前記先行技術のように各端子板の
各々についての横向き方向への折り曲げ加工を必要とせ
ず、製造工程が簡単になるから、電子部品の製造コスト
を、前記先行技術の場合よりも大幅に低減できるのであ
る。
ームの長手方向の間隔を狭くして、リードフレームの単
位長さ当たりについての製品電子部品の数量を多くする
ことができると共に、前記先行技術のように各端子板の
各々についての横向き方向への折り曲げ加工を必要とせ
ず、製造工程が簡単になるから、電子部品の製造コスト
を、前記先行技術の場合よりも大幅に低減できるのであ
る。
しかも、製品電子部品の幅寸法を、前記先行技術のよう
に端子板の幅の二倍以上にする必要がないと共に、先行
技術のように一方の端子板を長くする必要もないので、
製品電子部品を著しく小型・軽量化できる効果を有する
。
に端子板の幅の二倍以上にする必要がないと共に、先行
技術のように一方の端子板を長くする必要もないので、
製品電子部品を著しく小型・軽量化できる効果を有する
。
以下本発明の実施例を図面について説明するに、図はダ
イオードを製造する場合を示し、この図において符号２
０は、適宜幅りの長尺帯状のリードフレームを示し、該
リードフレーム２０は、第１図乃至第３図に示すように
、その長手両端縁における両フレーム枠２１．２２と、
該両フレーム枠２１．２２の間を長手方向に適宜間隔で
連結する複数本の連結フレーム２３とを備えると共に、
前記両フレーム枠２１．２２の各々から内向きに延びる
端子板２４．２５を長手方向に適宜間隔Ｐで備えている
。
イオードを製造する場合を示し、この図において符号２
０は、適宜幅りの長尺帯状のリードフレームを示し、該
リードフレーム２０は、第１図乃至第３図に示すように
、その長手両端縁における両フレーム枠２１．２２と、
該両フレーム枠２１．２２の間を長手方向に適宜間隔で
連結する複数本の連結フレーム２３とを備えると共に、
前記両フレーム枠２１．２２の各々から内向きに延びる
端子板２４．２５を長手方向に適宜間隔Ｐで備えている
。
そして、このリードフレーム２０の幅寸法を、第４図乃
至第６図に示すように、両フレーム枠２１．２２を連結
する各連結フレーム２３に対して一箇所又は複数箇所に
屈曲部２３ａ、２３ｂを設けることによって当初の幅寸
法りからＬ′に縮め、この縮めにより、一方の端子板２
４の先端部と、他方の端子板２５の先端部とを、適宜寸
法Ｉ Ｃ１＝Ｌ−Ｌ’）だけ重なるようにする。
至第６図に示すように、両フレーム枠２１．２２を連結
する各連結フレーム２３に対して一箇所又は複数箇所に
屈曲部２３ａ、２３ｂを設けることによって当初の幅寸
法りからＬ′に縮め、この縮めにより、一方の端子板２
４の先端部と、他方の端子板２５の先端部とを、適宜寸
法Ｉ Ｃ１＝Ｌ−Ｌ’）だけ重なるようにする。
次いで、重なった両端子板２４．２５の先端部間に、第
７図及び第８図に示すように、半導体チップ（ダイオー
ド素子）２６を挿入し、該半導体チップ２６を、両端子
板２４．２５に対してグイボンディングしたのち、この
部分をモールド樹脂２７にて密封し、最後に、両端子板
２４．２４を両フレーム枠２１．２２から切り放すこと
により、第９図に示すようなダイオード製品を得るので
ある。
７図及び第８図に示すように、半導体チップ（ダイオー
ド素子）２６を挿入し、該半導体チップ２６を、両端子
板２４．２５に対してグイボンディングしたのち、この
部分をモールド樹脂２７にて密封し、最後に、両端子板
２４．２４を両フレーム枠２１．２２から切り放すこと
により、第９図に示すようなダイオード製品を得るので
ある。
このように、リードフレーム２０の幅寸法を、当初の幅
寸法りからＬ′に縮めることにより、両端子板２４．２
５の先端部を重ね、この重ね部分間に半導体チップ２６
をグイボンディングすることにより、リードフレーム２
０の長手方向に適宜間隔Ｐで設けられる両端子板２４．
２５は、前記先行技術の場合のように長手方向にずらせ
ることなく同じ位置にできるから、リードフレーム２０
の長手方向の間隔Ｐは、前記先行技術の場合よりも一方
の端子板における幅寸法に相当する分だけ狭くして、リ
ードフレーム２０の単位長さ当たりについての製品数量
を増大することができると共に、製品ダイオードの幅寸
法Ｓを、前記先行技術における幅寸法の約半分以下にす
ることができるのである。
寸法りからＬ′に縮めることにより、両端子板２４．２
５の先端部を重ね、この重ね部分間に半導体チップ２６
をグイボンディングすることにより、リードフレーム２
０の長手方向に適宜間隔Ｐで設けられる両端子板２４．
２５は、前記先行技術の場合のように長手方向にずらせ
ることなく同じ位置にできるから、リードフレーム２０
の長手方向の間隔Ｐは、前記先行技術の場合よりも一方
の端子板における幅寸法に相当する分だけ狭くして、リ
ードフレーム２０の単位長さ当たりについての製品数量
を増大することができると共に、製品ダイオードの幅寸
法Ｓを、前記先行技術における幅寸法の約半分以下にす
ることができるのである。
なお、半導体チップ２６は、リードフレーム２０におけ
る幅寸法を縮める前の状態において、一方の端子板２４
又は他方の端子板２５の先端部に対してグイボンディン
グし、リードフレーム２０の幅寸法を縮めた後において
、他方の端子板２５又は一方の端子板２４の先端部に対
してグイボンディングするようにしても良く、また、リ
ードフレーム２０の幅寸法を縮めるに際しては、各連結
フレーム２３を、第６図に二点鎖線で示すように湾曲す
るようにしても良いのである。
る幅寸法を縮める前の状態において、一方の端子板２４
又は他方の端子板２５の先端部に対してグイボンディン
グし、リードフレーム２０の幅寸法を縮めた後において
、他方の端子板２５又は一方の端子板２４の先端部に対
してグイボンディングするようにしても良く、また、リ
ードフレーム２０の幅寸法を縮めるに際しては、各連結
フレーム２３を、第６図に二点鎖線で示すように湾曲す
るようにしても良いのである。
第１図乃至第９図は本発明の実施例を示Ｃ１第１図はリ
ードフレームの平面図、第２図は第１図のｎ−ｎ面断面
図、第３図は第１図のｍ−ｍ面断面図、第４図は幅寸法
を縮めたリードフレームの平面図、第５図は第４図のＶ
−Ｖ面断面図、第６図は第４図のＶＩ−Ｖｌ視断面図、
第７図は半導体チップをグイボンディングしたリードフ
レームの平面図、第８図は第７図の■−■視断面断面図
９図は本発明による製品ダイオードの斜視図、第１０図
及び第１１図は従来の製品ダイオードを示す図、第１２
図は従来の製造方法におけるリードフレームの平面図、
第１３図は第１２図のｘｍ−ｘｍ視断面図である。 ２０・・・・リードフレーム、２１．２２・・・・フレ
ーム枠、２３・・・・連結フレーム、２４．２５・・・
・端子板、２６・・・・半導体チップ、２７・・・・モ
ールド樹脂。
ードフレームの平面図、第２図は第１図のｎ−ｎ面断面
図、第３図は第１図のｍ−ｍ面断面図、第４図は幅寸法
を縮めたリードフレームの平面図、第５図は第４図のＶ
−Ｖ面断面図、第６図は第４図のＶＩ−Ｖｌ視断面図、
第７図は半導体チップをグイボンディングしたリードフ
レームの平面図、第８図は第７図の■−■視断面断面図
９図は本発明による製品ダイオードの斜視図、第１０図
及び第１１図は従来の製品ダイオードを示す図、第１２
図は従来の製造方法におけるリードフレームの平面図、
第１３図は第１２図のｘｍ−ｘｍ視断面図である。 ２０・・・・リードフレーム、２１．２２・・・・フレ
ーム枠、２３・・・・連結フレーム、２４．２５・・・
・端子板、２６・・・・半導体チップ、２７・・・・モ
ールド樹脂。
Claims (1)
- （１）、リードフレームの長手両端縁における両フレー
ム枠の各々から内向きに延びる端子板を造形し、前記リ
ードフレームにおける幅寸法を、前記両端子板のうち一
方の端子板における先端部に対して他方の端子板におけ
る先端部が重なるように縮める一方、前記両端子板にお
ける先端部の重ね部分間にチップ部品を挟持することを
特徴とする電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142722A JPS63306647A (ja) | 1987-06-08 | 1987-06-08 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142722A JPS63306647A (ja) | 1987-06-08 | 1987-06-08 | 電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63306647A true JPS63306647A (ja) | 1988-12-14 |
Family
ID=15322058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142722A Pending JPS63306647A (ja) | 1987-06-08 | 1987-06-08 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63306647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535509A (en) * | 1992-06-05 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Method of making a lead on chip (LOC) semiconductor device |
| US6635955B2 (en) | 2000-11-15 | 2003-10-21 | Vishay Semiconductor Gmbh | Molded electronic component |
| US6653564B2 (en) | 2000-11-25 | 2003-11-25 | Vishay Semiconductor Gmbh | Conductor strip arrangement for a molded electronic component and process for molding |
-
1987
- 1987-06-08 JP JP62142722A patent/JPS63306647A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535509A (en) * | 1992-06-05 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Method of making a lead on chip (LOC) semiconductor device |
| US5724726A (en) * | 1992-06-05 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Method of making leadframe for lead-on-chip (LOC) semiconductor device |
| US5763829A (en) * | 1992-06-05 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Leadframe including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the leadframe |
| US5900582A (en) * | 1992-06-05 | 1999-05-04 | Mitsubishi Denki Kabushiki Kaisha | Lead frame including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the lead frame |
| US6635955B2 (en) | 2000-11-15 | 2003-10-21 | Vishay Semiconductor Gmbh | Molded electronic component |
| US6653564B2 (en) | 2000-11-25 | 2003-11-25 | Vishay Semiconductor Gmbh | Conductor strip arrangement for a molded electronic component and process for molding |
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