JPS6329587A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体装置の製造方法に関し、特に、集積
回路等の半導体装置の半導体電気素子を、セルフアライ
ンメント法を用いて形成する方法に関するものである。

［従来の技術］ 第２図は従来の半導体装置の製造方法により製造された
半導体装置を示す断面図であり、図において、１はシリ
コン基板、２は素子分離部、３はゲート酸化膜、４はゲ
ート電極、５はソース・ドレイン拡散層である。

この第２図により従来の半導体装置の製造方法の手順に
ついて説明する。

まず、シリコン基板１上に予め素子分離部２を形成した
後、ゲート酸化膜３およびゲート電極膜を作り、その後
、フォトレジストを用いた写真製版法およびプラズマエ
ツチング法によりゲート電極膜からゲート電極４を形成
する。

ついで、このゲート電極４をマスクとした形のいわゆる
セルフアラインメント法を用い、イオン注入およびその
後の高温熱処理によって、ソース・ドレイン拡散層５を
形成する。

［発明が解決しようとする問題点コ しかしながら、このような従来の半導体装置の製造方法
により製造される半導体装置では、イオン注入後の高温
熱処理により形成されるソース・ドレイン拡散層Ｓのエ
ツジ部は、イオン注入直後のゲート電極４のエツジ部よ
りも同ゲート電極４の下方へ拡散し、第２図のＡ部に示
すように、ゲート電極４とソース・ドレイン拡散層５と
の重なりを生じ、両電極間に大きな寄生容量を生じるこ
とになる。

この大きな寄生容量は、ゲート電極配線におけるデバイ
ス信号の遅延を生じ、デバイスの高速化を著しく阻害す
るなどの問題点があった。

特に、近年、半導体装置例えばＬＳＩの集積度の高密度
化のために、半導体素子の微細化や配線の微細化がはか
られているため、ダイナミックメモリ等の高集積度デバ
イスにおいては、高密度化に伴うゲート酸化膜の薄膜化
につれて、構成要素であるゲート電極とソース・ドレイ
ン拡散層との間の寄生容量が大きくなり、デバイス性能
とじての高速化が阻害される傾向が顕著になっている。

この発明は上記のような問題点を解消するためになされ
たもので、構成電気素子のゲート電極とソース・ドレイ
ン拡散層との間の容量を減少させ、製造されるデバイス
の高速化を容易に達成できるようにした、半導体装置の
製造方法を得ることを目的とする。

［問題点を解決するための手段］ この発明に係る半導体装置の製造方法では、従来と同様
のプロセスによってゲート電極を形成した後、同ゲート
電極の形成に用いたフォトレジストを残したままで、イ
オン注入を行なって、ソース・ドレイン拡散層を形成す
る。そして、再度プラズマエツチングを施すことによっ
て、その後の高温熱処理によって拡散するソース・ドレ
イン拡散層のエツジ部と上記ゲート電極の下部エツジ部
とが実質的に重合しないよう上記ゲート電極の幅を後退
させる。

［作　　　用］ この発明における半導体装置の製造方法では、ソース・
ドレイン部を形成した後に施されるプラズマエツチング
により、ゲート電極の幅が後退し、ソース・ドレイン拡
散層のエツジ部と上記ゲート電極の下部エツジ部とが実
質的に重合しなくなる。

［発明の実施例コ 以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｄ）は本発明の一実施例による半導体装置
の製造方法の手順を説明するための半１体装畜の断面図
であり、同図において、１はシリコン基板、２は素子分
離部、３はゲート酸化膜、４はゲート電極、５はソース
・ドレイン拡散層、６はフォトレジスト、７はソース・
ドレイン部である。

本実施例の方法では、まず、第１図（ａ）に示すように
、シリコン基板１上に予め素子分離部（酸化膜）２を形
成した後、ゲート酸化膜３を１０５０℃のＨＣｌ１０２
′ｖ化により１５０人の厚さだけ形成し、さらに、この
ゲート酸化膜３上にゲート電極膜としてのリンドープド
ポリシリコン膜を減圧ＣＶＤ法により作る。

この後、フォトレジスト（フォトレジストパターン）６
を用いてＳＦ、とＣ２Ｃ１，Ｆ、どの混合ガスのプラズ
マエツチングにより、上記リンドープドポリシリコン膜
からゲート電極４を形成する。

次に、第１図（ｂ）に示すように、セルフアラインメン
ト法により、１５０ＫｅＶのＡｓ＋のイオンを注入して
ソース・ドレイン部７を形成する。その後、ＣＦ４１０
２混合ガスによる再度のプラズマエツチングで、第１図
（Ｃ）に示すように、ゲート電極４の幅を予め後退させ
る。このときの後退量は、高温熱処理によって生じるソ
ース・ドレイン部７の拡散層５がゲート電極４の下方に
拡散して実質的に重合しない（０，１μｍ以上重合しな
い）ような所定の横方向拡散長さに見合う量とする。

ついで、フォトレジスト６を０□によるプラズマエツチ
ングで除去した後、９５０℃のＮ２で３０分の熱処理を
行なう。この結果、第１図（ｄ）のＢ部に示すように、
ゲート電極４のエツジ部とソース・トレイン拡散Ｍ５の
エツジ部とは、実質的に重合せずほぼ等しく位置する形
状となる。

このような本実施例の方法では、従来の方法のプロセス
に１回のプラズマエツチング工程を追加することにより
、極めて容易にゲート電極４とソース・ドレイン拡散層
５との間の重なりを減少させることができるため、これ
らのゲート電極４とソース・ドレイン拡散層５との間の
容量を大幅に減少させることができる。

従って、本方法により製造される半導体装置（例えば、
２５６ＫＤ　ＲＡＭ）では、従来の製造技術による半導
体装置に比して、デバイスの性能が著しく向上し、同性
能としての高速化を実現できる。

なお、上記実施例においては、ゲート電極４としてリン
ドープドポリシリコンを用いたが、本発明は、近年、ゲ
ート電極の低抵抗化のために用いられてきているポリシ
リコンとメタルシリサイドとのような二重ゲート構造を
用いる場合にも同様に適用され、良好な結果を得ること
ができるのはいうまでもない。

［発明の効果コ 以上のように、この発明によれば、まずゲート酸化膜お
よびゲート電極膜を形成したのち、フォトレジストおよ
びプラズマエツチングを施してゲート電極を形成し、つ
いで上記フォトレジストを残したままでイオン注入を行
なってソース・トレイン部を形成し、その後再度プラズ
マエツチングを施すことによって、その後の高温熱処理
によって拡散するソース・ドレイン拡散層のエツジ部と
上記ゲート電極の下部エツジ部とが実質的に重合しない
よう上記ゲート電極の幅を後退させるようにしたので、
ゲート電極とソース・ドレイン拡散層との間の容量を大
幅に減少させることができ、製造されるデバイスの性能
が著しく向上し、同性能としての高速化が実現されるの
である。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）はこの発明の一実施例による半導
体装置の製造方法の手順を説明するための半導体装置の
断面図であり、第２図は従来の半導体装置の製造方法に
より製造された半導体を示す断面図である。 図において、１−シリコン基板、２−素子分離部、３−
ゲート酸化膜、４−ゲート電極、５・・−ソース・ドレ
イン拡散層、６−フォトレジスト、７−ソース・ドレイ
ン部。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。

Claims (1)

【特許請求の範囲】
1. 予め形成された素子分離部をもつシリコン基板上にセル
   フアラインメント法を用いて半導体電気素子を製造する
   半導体装置の製造方法において、まずゲート酸化膜およ
   びゲート電極膜を形成したのち、フォトレジストおよび
   プラズマエッチングを施してゲート電極を形成し、つい
   で上記フォトレジストを残したままでイオン注入を行な
   つてソース・ドレイン部を形成し、その後再度プラズマ
   エッチングを施すことによつて、その後の高温熱処理に
   よつて拡散するソース・ドレイン拡散層のエッジ部と上
   記ゲート電極の下部エッジ部とが実質的に重合しないよ
   う上記ゲート電極の幅を後退させることを特徴とする半
   導体装置の製造方法。