JPS63292679A - Manufacture of mos transistor - Google Patents

Manufacture of mos transistor

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Publication number
JPS63292679A
JPS63292679A JP12782587A JP12782587A JPS63292679A JP S63292679 A JPS63292679 A JP S63292679A JP 12782587 A JP12782587 A JP 12782587A JP 12782587 A JP12782587 A JP 12782587A JP S63292679 A JPS63292679 A JP S63292679A
Authority
JP
Japan
Prior art keywords
sidewall layer
insulating film
forming
layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12782587A
Other languages
Japanese (ja)
Inventor
Hisao Yakushiji
薬師寺 久雄
Hiroshi Nakamura
宏志 中村
Hirotomo Ooga
大賀 弘朝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
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Publication of JPS63292679A publication Critical patent/JPS63292679A/en
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Abstract

PURPOSE:To suppress the injection of hot carriers into a sidewall layer and to obtain a highly reliable MOS transistor, by forming a first diffused region in a substrate, forming a first sidewall layer comprising an insulating film, forming a metal silicide layer on a gate electrode and the first diffused region, and forming a second sidewall layer furthermore. CONSTITUTION:A shallow low concentration diffused region 5 is formed in a substrate 1 by ion implantation and the like, Thereafter, a thin insulating film 9 is formed on the entire surface. The insulating film 9 is etched by RIE. A first sidewall layer 9 is made to remain on the side surfaces of a gate electrode 2 and a gate insulating film 3. Then, heat treatment is performed, and a metal silicide layer 7 are formed on the part of the gate electrode 2 (only in the case of polysilicon) and source and drain regions 10 and 11. Thereafter, the metal at a non-reacted part is removed. An insulating film is formed. RIE is carried out immediately, and a second sidewall layer 8 is formed on the side surface of the first sidewall layer 9. A deep high-concentration diffused region 4 (second diffused region) is formed in the substrate 1.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、MOSトランジスタの製造方法に関するも
のである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a MOS transistor.

〔従来の技術〕[Conventional technology]

第2図は、従来のMOSトランジスタの断面構造を示し
たものであり、1は基板、2はゲート電極、3はゲート
絶縁膜、4は高濃度拡散領域(トイレン領域11)、1
0はソース領域である。
FIG. 2 shows the cross-sectional structure of a conventional MOS transistor, in which 1 is a substrate, 2 is a gate electrode, 3 is a gate insulating film, 4 is a high concentration diffusion region (toilet region 11), 1
0 is the source area.

この構造のMOSトランジスタでは、微細化の進行によ
りゲート長L1が短かくなると、バンチスルー現象や、
しきい値電圧(vth)の低下という特性劣化現象か発
生した。また、高濃度拡散領域4の拡散深さXJ、が深
いことによる実効ヂャネル長L2の減少が、さらに特性
劣化を促進した。
In a MOS transistor with this structure, as the gate length L1 becomes shorter due to the progress of miniaturization, bunch-through phenomenon occurs.
A characteristic deterioration phenomenon of a decrease in threshold voltage (vth) occurred. Further, the reduction in the effective channel length L2 due to the deep diffusion depth XJ of the high concentration diffusion region 4 further promoted the deterioration of the characteristics.

第3図に示すトランジスタは、このような特性劣化を抑
制する目的で提案されているものて、L D D (L
ightly Doped Drain)構造を有する
The transistor shown in FIG. 3 has been proposed for the purpose of suppressing such characteristic deterioration.
It has an extremely doped drain structure.

すなわち、このトランジスタは、ゲート電極2を形成し
てから比較的不純物濃度が低く、浅い低濃度拡散領域5
を形成し、ついでCVD((:hemical Vap
or Deposition)法等により仝而に絶縁膜
を形成し、直ちにRI E (Reactive!to
n+ijching)を施こしてサイドウオール層8を
形成し、しかるのち、不純物の高濃度拡散領域4を形成
したものである。
That is, in this transistor, after forming the gate electrode 2, a shallow low concentration diffusion region 5 with a relatively low impurity concentration is formed.
is formed, and then CVD ((:chemical Vap
An insulating film is then formed using a method such as RI E (Reactive!
A sidewall layer 8 is formed by performing a process (n+ijching), and then a high impurity concentration diffusion region 4 is formed.

この構造ては、低濃度拡散領域5がドレイン近傍の電界
集中を抑制し、実カチャネル長が短かくなりにくいため
、先のような問題は発生しない。
In this structure, the low concentration diffusion region 5 suppresses electric field concentration in the vicinity of the drain, and the actual channel length is difficult to shorten, so that the above problem does not occur.

しかし、ソース領域10側から走行してきた電荷(キャ
リア)は、トレイン領域11近傍で最大エネルギーを得
た上、低濃度拡散領域5を通過しなければならす、この
とき、十分なエネルギーを得たキャリア(ホットキャリ
ア)は、ある確率です、イドウオール層8に注入される
(図中13)。なお、12は走行キャリア路である。こ
のため、トランジスタの信頼性や特性に変化か生じる。
However, the charges (carriers) traveling from the source region 10 side obtain maximum energy near the train region 11 and then have to pass through the low concentration diffusion region 5. At this time, the charges (carriers) that have obtained sufficient energy (Hot carriers) are injected into the id wall layer 8 with a certain probability (13 in the figure). Note that 12 is a traveling carrier path. This causes changes in the reliability and characteristics of the transistor.

このようなLDD構造特有の現象を抑制するため、低濃
度拡散領域5の濃度をわずかに上げてM L D D 
(Moderately Lightly Doped
 Drain)WI造とするか、第4図のように、中濃
度拡散領域6を、低濃度拡散領域5の下に設けたB L
 D D(Iluried LDD)構造とする等の方
法が採られている。
In order to suppress such a phenomenon peculiar to the LDD structure, the concentration of the low concentration diffusion region 5 is slightly increased to
(Moderately Lightly Doped
Drain) WI structure, or as shown in FIG. 4, a medium concentration diffusion region 6 is provided below a low concentration diffusion region 5.
A method such as a DD (Illuried LDD) structure has been adopted.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、これらの構造においても、サイドウオー
ル層8とドレイン領域11の界面に電界が存在し、また
、サイドウオール層8の直下が比較的高い抵抗層である
ことから、ホットキャリアのサイドウオール層8への注
入は完全に抑制されない。
However, even in these structures, an electric field exists at the interface between the sidewall layer 8 and the drain region 11, and since there is a relatively high resistance layer directly under the sidewall layer 8, hot carriers in the sidewall layer 8 injection is not completely suppressed.

この発明は、上記のような問題点を解消するためになさ
れたもので、ホットキャリアのサイドウオール層への注
入を抑制することができ、したがって信頼性の高いMO
Sトランジスタが得られる同トランジスタの製造方法を
提供することを目的とするものである。
This invention was made in order to solve the above-mentioned problems, and it is possible to suppress injection of hot carriers into the sidewall layer, and therefore, it is possible to suppress the injection of hot carriers into the sidewall layer.
It is an object of the present invention to provide a method for manufacturing an S transistor by which an S transistor can be obtained.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るMOSトランジスタの製造方法は、次の
6つの工程を備えたものである。
The method for manufacturing a MOS transistor according to the present invention includes the following six steps.

1)基板上にゲート絶縁膜とゲート電極を形成する工程 2)基板に第1の拡散領域を形成する工程3)ゲート絶
縁膜とゲート電極の側面に絶縁膜よりなる第1のサイド
ウオール層を形成する工程4)ゲート電極と第1の拡散
領域に金属シリサイド層を形成する工程 5)第1のサイドウオール層の側面に絶縁膜よりなる第
2のサイドウオール層を形成する工程6)基板に第2の
拡散領域を形成する工程〔作用〕 この発明によれば、サイドウオール層の直下に金属シリ
サイド層が形成されることになるので、この金属シリサ
イド層が、サイドウオール層とドレイン領域の界面に極
低抵抗層を形成し、ホットキャリアのドレイン領域への
走行を助け、ホットキャリアのサイドウオール層への注
入を抑制する。
1) Forming a gate insulating film and a gate electrode on the substrate 2) Forming a first diffusion region on the substrate 3) Forming a first sidewall layer made of an insulating film on the sides of the gate insulating film and gate electrode 4) Forming a metal silicide layer on the gate electrode and the first diffusion region 5) Forming a second sidewall layer made of an insulating film on the side surface of the first sidewall layer 6) Forming a metal silicide layer on the substrate Step of Forming the Second Diffusion Region [Operation] According to the present invention, the metal silicide layer is formed directly under the sidewall layer, so that the metal silicide layer forms the interface between the sidewall layer and the drain region. An extremely low-resistance layer is formed on the sidewall layer, which helps hot carriers travel to the drain region and suppresses injection of hot carriers into the sidewall layer.

また、同時に、この金属シリサイド層が、サイドウオー
ル層直下に等電位面を形成し、サイドウオール層直下の
電界を緩和し、ドレイン領域近傍のホットキャリアにエ
ネルギーを与えてホットキャリアのサイドウオール層へ
の注入を抑制する。
At the same time, this metal silicide layer forms an equipotential surface directly under the sidewall layer, relaxes the electric field directly under the sidewall layer, gives energy to hot carriers near the drain region, and transfers the hot carriers to the sidewall layer. injection is suppressed.

〔実施例〕〔Example〕

以下、この発明の実施例による製造方法を、第1図によ
って、工程順に説明する。なお、第3図と同一または相
当部分には同一符号が付しである。
Hereinafter, a manufacturing method according to an embodiment of the present invention will be explained in order of steps with reference to FIG. Note that the same or equivalent parts as in FIG. 3 are given the same reference numerals.

(1)まず、基板1の一トにゲート絶縁膜3とポリシリ
コンまたは金属のゲート電pi2を熱酸化法、CVD法
、写真製版、エツチング等の技術を用いて形成する(第
1図(a))。
(1) First, a gate insulating film 3 and a polysilicon or metal gate electrode pi2 are formed on one part of the substrate 1 using techniques such as thermal oxidation, CVD, photolithography, etching, etc. (Fig. 1(a) )).

(2)基板lに浅い低濃度拡散領域5(第1の拡散領域
)をイオン注入等により形成してから全体に薄い絶縁膜
9を(好ましくはゲート絶縁膜3と同程度の膜厚で)形
成する(第1図(b))。
(2) After forming a shallow low-concentration diffusion region 5 (first diffusion region) on the substrate l by ion implantation or the like, a thin insulating film 9 is formed over the entire surface (preferably with the same thickness as the gate insulating film 3). (Fig. 1(b)).

(3)この絶縁膜9をRIEによりエツチングしてゲー
ト電極2とゲート絶縁膜3の1ilJ面に第1のサイド
ウオール層9として残す(第1図(C))。
(3) This insulating film 9 is etched by RIE to leave it as a first sidewall layer 9 on the 1ilJ plane of the gate electrode 2 and gate insulating film 3 (FIG. 1(C)).

(4)チタン(Ti)、干すブデン(Mo)、白金(p
t)等のシリサイド化合物を形成する金属膜14を全体
に形成する(第1図(d))。
(4) Titanium (Ti), dried buden (Mo), platinum (p
A metal film 14 forming a silicide compound such as t) is formed over the entire surface (FIG. 1(d)).

(5)その直後に熱処理を施してゲート電極2部分(ポ
リシリコンの場合のみ)とソース、トレイン領域10.
11に金属シリサイド層7を形成し、その後、未反応部
分の金属を除去する(第1図(e))。
(5) Immediately thereafter, heat treatment is applied to the gate electrode 2 portion (only in the case of polysilicon) and the source and train regions 10.
A metal silicide layer 7 is formed on 11, and then the metal in unreacted portions is removed (FIG. 1(e)).

(6)絶縁11iを形成し、直ちにRIEを行なって第
1のサイドウオール層9の側面に第2のサイドウオール
層8を形成する(第1図(f))。
(6) After forming the insulation 11i, RIE is immediately performed to form the second sidewall layer 8 on the side surface of the first sidewall layer 9 (FIG. 1(f)).

(7)基板1の深い高濃度拡散領域4を(第2の拡散領
域)を形成する(第1図(g))。
(7) Form a deep high concentration diffusion region 4 (second diffusion region) in the substrate 1 (FIG. 1(g)).

(8)サイドウオール層8直下以外の金属シリサイド層
7を除去する(第1図(h))。
(8) Remove the metal silicide layer 7 except directly under the sidewall layer 8 (FIG. 1(h)).

このほか、第1図(i)のように、サイドウオール層8
の直下とケート7?f極2以外の金属シリサイド層7を
除去することもできるし、第1図(j)のように、ソー
ス、トレイン領域10゜11以外の金属シリサイド7を
除去することもてきる。
In addition, as shown in FIG. 1(i), the sidewall layer 8
Directly below and Kate 7? The metal silicide layer 7 other than the f-pole 2 can be removed, or the metal silicide layer 7 other than the source and train regions 10.degree. 11 can be removed as shown in FIG. 1(j).

なお、この工程は必要に応じて行なう。Note that this step is performed as necessary.

(9)その後、金属配線を行ない、最終保護膜を形成す
ることにより集積回路が形成される(図示せず)。
(9) Thereafter, an integrated circuit is formed by performing metal wiring and forming a final protective film (not shown).

上述のように、この実施例においては、サイドウオール
層8の直下に金属シリサイド層7が形成されることにな
り、この層7がサイドウオール層8とドレイン領域11
の界面に極低抵抗層を形成し、ホットキャリアのドレイ
ン領域11への走行を助ける。このため、ホットキャリ
アのサイドウオール層8への注入が抑制される。
As mentioned above, in this embodiment, the metal silicide layer 7 is formed directly under the sidewall layer 8, and this layer 7 is formed between the sidewall layer 8 and the drain region 11.
An extremely low-resistance layer is formed at the interface to help hot carriers travel to the drain region 11. Therefore, injection of hot carriers into the sidewall layer 8 is suppressed.

また、同時に、」二記金属シリサイド層7は、サイドウ
オール層8の直下に等電位面を形成し、サイドウオール
層直下の電界を緩和することによって、ドレイン領域1
1近傍のホットキャリアにエネルギーを与えないように
機能する。したがって、この面でも、ホットキャリアの
サイドウオール層8への注入が抑制される。
At the same time, the metal silicide layer 7 forms an equipotential surface directly under the sidewall layer 8, and by relaxing the electric field directly under the sidewall layer,
It functions so as not to give energy to hot carriers in the vicinity. Therefore, in this respect as well, injection of hot carriers into the sidewall layer 8 is suppressed.

〔発明の効果〕〔Effect of the invention〕

以上述べたように、この発明によれば、サイドウオール
層の直下に低抵抗の金属シリサイド層を形成するので、
ホットキャリアのサイドウオール層への注入を抑制する
ことができ、したがって、信頼性の高いMOSトランジ
スタを得ることができる。
As described above, according to the present invention, since a low resistance metal silicide layer is formed directly under the sidewall layer,
Injection of hot carriers into the sidewall layer can be suppressed, and therefore a highly reliable MOS transistor can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(a)〜(j)は実施例によるMOSトランジス
タの製造工程を説明するための断面図、第2図〜第4図
は従来のMOSトランジスタの断面図である。 1は基板、2はゲート電極、3はゲート絶縁膜、4は高
濃度拡散領域(第2の拡散領域)、5は低濃度拡散領域
(第1の拡散領域)、8は第2のサイドウオール層、9
は第1のサイドウオール層、IOはソース領域、11は
ドレイン領域である。 なお、図中、同一符号は同一または相当部分を示す。
FIGS. 1A to 1J are cross-sectional views for explaining the manufacturing process of a MOS transistor according to an embodiment, and FIGS. 2 to 4 are cross-sectional views of a conventional MOS transistor. 1 is a substrate, 2 is a gate electrode, 3 is a gate insulating film, 4 is a high concentration diffusion region (second diffusion region), 5 is a low concentration diffusion region (first diffusion region), 8 is a second sidewall layer, 9
is a first sidewall layer, IO is a source region, and 11 is a drain region. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 1)基板上にゲート絶縁膜とゲート電極を形成する工程 2)基板に第1の拡散領域を形成する工程 3)ゲート絶縁膜とゲート電極の側面に絶縁膜よりなる
第1のサイドウオール層を形成する工程 4)ゲート電極と第1の拡散領域に金属シリサイド層を
形成する工程 5)第1のサイドウオール層の側面に絶縁膜よりなる第
2のサイドウオール層を形成する工程6)基板に第2の
拡散領域を形成する工程 以上1)〜6)の工程を有することを特徴とするMOS
トランジスタの製造方法。
[Claims] 1) Step of forming a gate insulating film and a gate electrode on the substrate 2) Step of forming a first diffusion region on the substrate 3) Step of forming a first diffusion region on the side surfaces of the gate insulating film and the gate electrode 4) Step of forming a metal silicide layer on the gate electrode and the first diffusion region 5) Forming a second sidewall layer made of an insulating film on the side surface of the first sidewall layer Step 6) Forming a second diffusion region on the substrate A MOS characterized by having the steps 1) to 6) above.
Method of manufacturing transistors.
JP12782587A 1987-05-25 1987-05-25 Manufacture of mos transistor Pending JPS63292679A (en)

Priority Applications (1)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04147629A (en) * 1990-10-09 1992-05-21 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
US6506651B2 (en) 1999-07-26 2003-01-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof

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* Cited by examiner, † Cited by third party
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JPH04147629A (en) * 1990-10-09 1992-05-21 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
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