JPH09135029A - Mis semiconductor device and manufacturing method therefor - Google Patents

Mis semiconductor device and manufacturing method therefor

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JPH09135029A
JPH09135029A JP8232176A JP23217696A JPH09135029A JP H09135029 A JPH09135029 A JP H09135029A JP 8232176 A JP8232176 A JP 8232176A JP 23217696 A JP23217696 A JP 23217696A JP H09135029 A JPH09135029 A JP H09135029A
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松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method for a MOS semiconductor device which has a high driving power, a low leakage current and superior reliability by simultaneously implanting impurity ions into a source-drain region and into a gate electrode.
SOLUTION: Side walls 6 are formed on both side surfaces of a gate electrode 5 on a semiconductor substrate 1. After phosphorus ions and boron ions are implanted into a p-type semiconductor region 2a and into an n-type semiconductor region 2b respectively, by a heating procedure an n-type gate electrode 5a with a low resistance and n-type source-drain region 10 are formed in the p-type semiconductor region 2a and a p-type gate electrode 5b and a p-type source-drain region 11 are formed in the n-type semiconductor region 2b. The phosphorus ions in the n-type gate 5a are sufficiently activated by such an annealing as the degree of boron in the p-type gate electrode 5b not being able to rush into a channel region, therefore a CMOS device having a high driving power, a low leakage current and superior reliability can be obtained.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、ゲート電極とソース・ドレイン領域とに同時に不純物を導入して構成されるMIS型半導体装置に関するものである。 The present invention relates to relates to a MIS-type semiconductor device constituted by simultaneously introducing an impurity into the gate electrode and the source and drain regions.

【0002】 [0002]

【従来の技術】近年、コンピュータを始めとする電子機器の高性能化により、半導体集積回路にはますます高集積、高速、低消費電力などの性能が求められている。 In recent years, the performance of electronic equipment such as computers, are increasingly higher integration in semiconductor integrated circuits, high-speed performance and low power consumption is demanded. これらの半導体集積回路の大部分はMOS(Metal Oxide o The majority of these semiconductor integrated circuit is MOS (Metal Oxide o
n Semiconductor )型トランジスタと呼ばれる半導体素子で構成されている。 It is composed of a semiconductor element called an n Semiconductor) type transistor.

【0003】以下、図面を参照しながら、上記従来のM [0003] In the following, with reference to the accompanying drawings, the conventional M
OS型半導体装置の一例について説明する。 Description will be given of an example of OS type semiconductor device.

【0004】図11(a)〜図11(c)は、従来の相補型MOS(CMOS型)半導体装置(FET)の製造工程を示す断面図である。 [0004] Figure 11 (a) ~ FIG. 11 (c) are sectional views showing a manufacturing process of a conventional complementary MOS (CMOS type) semiconductor device (FET).

【0005】まず、図11(a)に示すように、nチャネル型MOSトランジスタ形成領域であるp型半導体領域2a(本従来例では、p型半導体基板1と同じ不純物濃度の領域)と、pチャネル型MOSトランジスタ形成領域であるn型半導体領域2b(nウェル)と、p型半導体領域2a−n型半導体領域2b間を分離する素子分離領域3とが形成されているp型半導体基板1の上に、 [0005] First, as shown in FIG. 11 (a), (in this conventional example, the same region of the impurity concentration and the p-type semiconductor substrate 1) p-type semiconductor region 2a is an n-channel MOS transistor forming region and, p and a channel type MOS transistor forming region n-type semiconductor region 2b (n-well), a p-type semiconductor region 2a-n-type semiconductor region 2b between the p-type semiconductor substrate 1 and the isolation region 3 for separating is formed a above,
厚みが4〜8nmのゲート酸化膜4と、厚みが100〜 A gate oxide film 4 having a thickness of 4 to 8 nm, 100 to the thickness
200nmのゲート電極15とを形成する。 Forming the gate electrode 15 of 200 nm.

【0006】次に、図11(b)に示すように、nチャネル型MOSトランジスタのゲート電極15と、p型半導体領域2a内のゲート電極15の両側方に位置する領域18とに砒素イオン(As+ )を注入する。 [0006] Next, as shown in FIG. 11 (b), n-channel type and the gate electrode 15 of the MOS transistor, arsenic and region 18 located on both sides of the gate electrode 15 in the p-type semiconductor region 2a ions ( As +) is injected. 注入条件は、例えば加速エネルギーが30〜60KeV、注入量が6〜8×10 15 cm -2である。 Implantation conditions are an acceleration energy of 30~60KeV, injection volume is 6~8 × 10 15 cm -2. 一方、pチャネル型M On the other hand, p-channel type M
OSトランジスタのゲート電極15と、n型半導体領域2b内のゲート電極15の両側方に位置する領域19とにフッ化ホウ素イオン(BF2+)を注入する。 A gate electrode 15 of the OS transistor, implanting boron fluoride ions (BF2 +) in the region 19 located on both sides of the gate electrode 15 in the n-type semiconductor region 2b. 注入条件は、例えば加速エネルギーが10〜30KeV、注入量が3〜6×10 15 cm -2である。 Implantation conditions are an acceleration energy of 10 to 30 keV, implantation dose is 3~6 × 10 15 cm -2.

【0007】最後に,図11(c)に示す工程で、10 [0007] Finally, in the step shown in FIG. 11 (c), 10
00℃,10秒間の熱処理(RTA)を行い不純物イオンを活性化する。 00 ° C., to activate the impurity ions is performed for 10 seconds heat treated (RTA). この熱処理により、nチャネル型MO By this heat treatment, n-channel type MO
Sトランジスタ形成領域においては、ゲート電極15を低抵抗化してn型ゲート電極15aとし、p型半導体領域2a中にn型ソース・ドレイン領域18aを形成する一方、pチャネル型MOSトランジスタ形成領域においては、ゲート電極15を低抵抗化してp型ゲート電極1 In S transistor formation region, an n-type gate electrode 15a and gate electrode 15 with low resistance, while forming an n-type source and drain regions 18a in the p-type semiconductor region 2a, the p-channel type MOS transistor forming region , p-type gate electrode 1 of the gate electrode 15 with low resistance
5bとし、n型半導体領域2b中にp型ソース・ドレイン領域19aを形成する。 And 5b, to form a p-type source and drain regions 19a in the n-type semiconductor region 2b.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、上記従来のようなゲート電極とソース・ドレイン領域とに不純物を同時に注入して形成されるnチャネル型MOSトランジスタにおいて、以下のような問題があった。 [SUMMARY OF THE INVENTION However, in the n-channel type MOS transistor formed by simultaneously implanting an impurity into the gate electrode and the source and drain regions, such as the conventional, has the following problems.

【0009】問題点(1) nチャネル型MOSトランジスタのドレイン領域18a [0009] Problem (1) The drain of the n-channel type MOS transistor region 18a
において、砒素イオンの注入によって形成される結晶欠陥のために、ジャンクションにおけるリーク電流が大きい。 In, for crystal defects are formed by implantation of arsenic ions, a large leakage current in junctions.

【0010】問題点(2) nチャネル型MOSトランジスタのドレイン領域18a [0010] Problem (2) the drain region 18a of the n-channel type MOS transistor
において、電界が比較的大きくGIDL(Gate Induced In the electric field is relatively large GIDL (Gate Induced
Drain Leakage)電流が大きい。 Drain Leakage) current is large.

【0011】問題点(3) nチャネル型MOSトランジスタのドレイン領域18a [0011] The drain region 18a of the problem (3) n-channel type MOS transistor
において、プロファイルが急峻なのでジャンクションの寄生容量が大きくなる。 In, the parasitic capacitance of the junction increases because the profile is steep.

【0012】問題点(4) nチャネル型MOSトランジスタのドレイン領域18a [0012] The drain region 18a of the problem (4) n-channel type MOS transistor
付近の電界が大きく、キャリアがインパクトイオン化を起こしやすい。 Large electric field in the vicinity of, the carrier is prone to impact ionization. そのために、MOS型トランジスタのドレイン電流が減小したり、MOS型トランジスタのしきい値が変動するなどの経時劣化が大きい。 Therefore, the look and reduced small drain current of the MOS transistor, a large deterioration with time such as the threshold of the MOS transistor is varied. つまり、信頼性が低い。 In other words, the reliability is low.

【0013】また、CMOS型トランジスタにおいては、さらに下記の問題点(5),(6)が生じる。 Further, in the CMOS type transistor further the following problems (5), is (6) occurs.

【0014】問題点(5) 砒素の拡散係数とホウ素の拡散係数の差によって、pチャネル型MOSトランジスタの実効チャネル長がnチャネル型MOSトランジスタの実効チャネル長よりも短くなり過ぎ、性能面で両トランジスタのバランスが悪化する。 [0014] the difference problem (5) the diffusion coefficient of the diffusion coefficient and boron arsenic, too short than the effective channel length of the effective channel length is n-channel type MOS transistor of the p-channel type MOS transistors, both in terms of performance the balance of the transistor is deteriorated.

【0015】問題点(6) nチャネル型MOSトランジスタのゲート電極15aの空乏化とpチャネル型MOSトランジスタのゲート電極15bのホウ素イオンの突き抜けを同時に抑制できない。 [0015] can not be simultaneously suppressed in the gate electrode 15b of the boron ions penetrate through the depletion of the p-channel type MOS transistor of the gate electrode 15a of the problems (6) n-channel type MOS transistor. つまり、RTAのような短時間の熱処理(例えば1 In other words, short-time heat treatment such as RTA (e.g. 1
000℃,10秒)を行うと、nチャネル型MOSトランジスタのゲート電極15a中の砒素イオンの活性化が不十分で空乏化を起こし、駆動力が低下する虞れがある。 000 ° C., is performed 10 seconds), activation of arsenic ions in the gate electrode 15a of the n-channel type MOS transistor cause insufficient depleted, driving force there is a possibility to decrease. その一方、長時間の熱処理(例えば900℃,30 Meanwhile, long-time heat treatment (e.g. 900 ° C., 30
分)を行うと、pチャネル型MOSトランジスタのゲート電極15b中のホウ素イオンがチャネル領域に拡散しデバイスの特性を劣化させる虞れがある。 Doing min), boron ions in the gate electrode 15b of the p-channel type MOS transistor there is a possibility to degrade the characteristics of the device to diffuse into the channel region.

【0016】本発明は上記問題点に鑑みてなされたものであり、その目的は、不純物イオンをゲート電極とソース・ドレイン領域とに同時に注入して形成されるMIS [0016] The present invention has been made in view of the above problems, and an object, MIS is formed by injecting simultaneously impurity ions into the gate electrode and the source and drain regions
型トランジスタにおいて、寄生容量の低減による動作速度の向上と、リーク電流の低減と,信頼性の向上とを図ることにある。 In type transistor, and the improvement of the operating speed due to the reduction of parasitic capacitance is to achieve reduction of leakage current, and improved reliability.

【0017】 [0017]

【課題を解決するための手段】上記目的を達成するために、本発明が講じた手段は、ゲート電極の両側面上にチャネル調整用サイドウォールを予め形成してから、ゲート電極とソース・ドレイン領域への燐イオンの同時注入を行うことにある。 To achieve the above object, according to the solution to ## measure taken by the present invention, from the previously formed channel adjustment sidewalls on both sides of the gate electrode, the gate electrode and the source and drain lies in the simultaneous implantation of phosphorus ions into the area.

【0018】具体的には、本発明に係る第1のMIS型半導体装置の製造方法は、請求項1に記載されるように、半導体基板上のnチャネル型MISトランジスタ形成領域の上にゲート絶縁膜を形成する第1の工程と、上記ゲート絶縁膜上にゲート電極を形成する第2の工程と、上記ゲート電極の両側面上にチャネル調整用サイドウォールを形成する第3の工程と、上記nチャネル型M [0018] Specifically, the manufacturing method of the first MIS type semiconductor device according to the present invention, as described in claim 1, the gate insulating on the n-channel type MIS transistor formation region on a semiconductor substrate a first step of forming a film, and a second step of forming a gate electrode on the gate insulating film, a third step of forming a channel adjustment sidewalls on both sides of the gate electrode, the n-channel type M
ISトランジスタ形成領域において、上記チャネル調整用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に燐イオンを注入する第4の工程と、熱処理により上記燐イオンを拡散,活性化させて、 In IS transistor forming region, a fourth step of implanting phosphorous ions into the interior of the gate electrode and the semiconductor substrate to the channel adjustment sidewalls as a mask, the phosphorus ion diffusion, are activated by heat treatment,
上記ゲート電極を低抵抗のn型ゲート電極とするとともに上記半導体基板内の上記n型ゲート電極の両側方に位置する領域にn型ソース・ドレイン領域を形成する第5 Fifth forming the n-type source and drain regions in the regions located on both sides of the n-type gate electrode in said semiconductor substrate with an n-type gate electrode of low resistance of the gate electrode
の工程とを備えている。 And a process.

【0019】この方法により、nチャネルMISトランジスタのソース・ドレイン領域が、砒素イオンよりもイオン半径の小さい燐イオンを導入して形成されているために、結晶欠陥が少なくなり、ジャンクションにおけるリーク電流が低減される。 [0019] By this method, the source and drain regions of the n-channel MIS transistor, since it is formed by introducing a small phosphorus ions having an ionic radius than arsenic ions, the crystal defect is reduced, leakage current at the junction It is reduced. また、燐イオンのソース・ドレイン領域における濃度分布がなだらかとなるので、ドレイン領域における電界は小さくなり、GIDL電流が低減される。 Further, since the concentration distribution in the source and drain regions of phosphorous ions is gradual, the electric field is reduced in the drain region, GIDL current is reduced. さらに、ソース・ドレイン領域が深くなるので、空乏層の幅が増大し、寄生容量が低減される。 Further, since the source-drain region becomes deeper, the width of the depletion layer is increased, parasitic capacitance is reduced. また、電界のドレイン領域近傍への集中が緩和され、ホットキャリアの発生に起因する特性の劣化を有効に防止できる。 Also be alleviated concentration to the vicinity of the drain region of the electric field can be effectively prevent the deterioration of characteristics due to hot carrier generation. さらに、ゲート電極の両側にチャネル調整用サイドウォールが設けられているので、ゲート電極とドレイン領域とのオーバーラップ量が大きくなることはなく、 Further, since the channel adjustment sidewalls on both sides of the gate electrode is provided, never overlapping amount of the gate electrode and the drain region is increased,
ゲート・ドレイン間容量が低減される。 Gate-to-drain capacitance is reduced. すなわち、上述の問題点(1)〜(4)が解消する。 That is, the above problem (1) to (4) is eliminated.

【0020】請求項2に記載されるように、請求項1において、上記第3の工程で形成されるチャネル調整用サイドウォールの厚みは、40〜100nmであり、上記第4の工程における燐イオンの注入条件は、加速エネルギーが5〜20keVで、注入量が2〜4×10 15 cm [0020] As described in claim 2, in claim 1, the thickness of the third channel adjustment sidewall formed in step is 40 to 100 nm, phosphorus ions in the fourth step implantation conditions are an acceleration energy of 5~20KeV, the amount of implanted 2 to 4 × 10 15 cm
-2であることが好ましい。 Is preferably 2.

【0021】請求項3に記載されるように、請求項1において、上記第4の工程では、低濃度の燐イオンを注入し、上記第4の工程の後かつ上記第5の工程の前に、上記チャネル調整用サイドウォールの上にLDD用サイドウォールを形成する工程と、上記LDD用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度の燐イオンを注入する工程とをさらに備え、上記第5の工程では、上記高濃度の燐イオンを拡散,活性化させて、上記半導体基板内の上記n型ソース・ドレイン領域の外側にn型高濃度ソース・ドレイン領域を形成することができる。 [0021] As described in claim 3, in claim 1, in the fourth step, injecting a low concentration of phosphorus ions, prior to said fourth and said fifth step after step and forming an LDD sidewall on said channel adjustment sidewall, and a step of injecting a high concentration of phosphorus ions into the interior of the gate electrode and the semiconductor substrate to the LDD sidewall as a mask further comprising, in the fifth step, diffusing phosphorous ions of the high density, by activating, to form an n-type high-concentration source and drain regions outside the n-type source and drain regions in said semiconductor substrate can.

【0022】この方法により、nチャネル型MISトランジスタがいわゆるLDD構造となるので、短チャネル効果の防止機能の高いかつ微細なnチャネル型MISトランジスタの形成が可能となる。 [0022] By this method, since the n-channel type MIS transistor is a so-called LDD structure, the formation of high and fine n-channel type MIS transistor of prevention of the short channel effect becomes possible.

【0023】請求項4に記載されるように、請求項3において、上記第3の工程で形成されるチャネル調整用サイドウォールの厚みは、30〜70nmであり、上記第4の工程における燐イオンの注入条件は、加速エネルギーが5〜20keVで、注入量が1〜5×10 14 cm -2 [0023] As described in claim 4, in claim 3, the third thickness of the channel adjustment sidewall formed in step is 30 to 70 nm, phosphorus ions in the fourth step implantation conditions are an acceleration energy of 5~20KeV, the amount of implanted 1~5 × 10 14 cm -2
であり、上記高濃度の燐イオンを注入する工程における燐イオンの注入条件は、加速エネルギーが5〜20ke , And the implantation conditions of phosphorus ions in the step of implanting phosphorous ions of the high concentration, an acceleration energy 5~20ke
Vで、注入量が2〜4×10 15 cm -2であることが好ましい。 In V, it is preferred that the injection volume is 2~4 × 10 15 cm -2.

【0024】請求項5に記載されるように、請求項1において、上記第1〜第3の工程では、半導体基板上のp [0024] As described in claim 5, in claim 1 of the aforementioned first to third step, p on a semiconductor substrate
チャネル型MISトランジスタ形成領域の上にも、上記nチャネル型MISトランジスタ形成領域におけると同様のゲート絶縁膜,ゲート電極及びチャネル調整用サイドウォールを形成し、上記第3の工程の後上記第5の工程の前に、上記pチャネル型MISトランジスタ形成領域において、上記チャネル調整用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部にp On the channel type MIS transistor forming region, the n-channel type MIS transistor forming region in the definitive when the same gate insulating film, a gate electrode and a channel adjusting sidewall, the fifth after the third step prior to step, in the p-channel type MIS transistor forming region, inside of the gate electrode and the semiconductor substrate to the channel adjustment sidewall as a mask p
型不純物イオンを注入する工程をさらに備え、上記第5 Further comprising a step of implanting impurity ions, the fifth
の工程では、上記pチャネル型MISトランジスタ形成領域のゲート電極を低抵抗のp型ゲート電極にするとともに上記半導体基板内の上記p型ゲート電極の両側方に位置する領域にp型ソース・ドレイン領域を形成することができる。 In step, p-type source and drain regions with the region located on both sides of the p-type gate electrode in the semiconductor substrate a gate electrode to p-type gate electrode of low resistance of the p-channel type MIS transistor forming region it can be formed.

【0025】この方法により、CMIS型半導体装置が形成されるが、同じ条件下で熱処理を行って不純物イオンを活性化した後も、nチャネル型MISトランジスタのソース・ドレイン領域とpチャネル型MISトランジスタのソース・ドレイン領域とはほぼ同じ深さや実効チャネル長を有する。 [0025] By this method, CMIS type, but a semiconductor device is formed, even after the activation of the impurity ions by a heat treatment under the same conditions, the source and drain regions of the n-channel type MIS transistor and the p-channel type MIS transistor the source and drain regions having approximately the same depth and the effective channel length. したがって、性能面でpチャネル型MISトランジスタとnチャネル型MISトランジスタとのバランスがよくなる。 Therefore, good balance between the p-channel type MIS transistor and the n-channel type MIS transistor in performance. また、n型ゲート電極に燐イオンを注入しているので、p型ゲート電極からチャネル側にp型不純物イオンが突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でもnゲート電極が空乏化することなく、高い駆動力が得られる。 Further, since the implanting phosphorus ions into n-type gate electrode, p-type gate electrode of a degree that does not cause the penetration is p-type impurity ions into the channel side short or n gate electrode depletion in the heat treatment of low temperature without a high driving force is obtained. すなわち、 That is,
上記問題点(5)及び(6)が解消することになる。 Above problems (5) and (6) will be eliminated.

【0026】請求項6に記載されるように、請求項5において、上記第4の工程では、低濃度の燐イオンを注入し、上記p型不純物イオンを注入する工程では、低濃度のp型不純物イオンを注入し、上記第4の工程及びp型不純物イオンを注入する工程の後、かつ上記第5の工程の前に、上記チャネル調整用サイドウォールの側面上にLDD用サイドウォールを形成する工程と、上記nチャネル型MISトランジスタ形成領域において、上記LD [0026] As described in claim 6, in claim 5, in the fourth step, injecting a low concentration of phosphorus ions, the step of implanting the p-type impurity ions, a low concentration p-type the impurity ions are implanted, after the step of injecting the fourth step and the p-type impurity ions, and prior to said fifth step, to form a LDD sidewall on a side surface of the channel adjustment sidewall a step, in the n-channel type MIS transistor forming region, the LD
D用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度の燐イオンを注入する工程と、上記pチャネル型MISトランジスタ形成領域において、上記LDD用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度のp型不純物イオンを注入する工程とをさらに備え、上記第5 Implanting a high concentration of phosphorus ions D sidewall as a mask to the inside of the gate electrode and the semiconductor substrate, in the p-channel type MIS transistor forming region, the gate electrode and the LDD sidewall as a mask further comprising the step of injecting a high concentration of p-type impurity ions into the interior of the semiconductor substrate, the fifth
の工程では、上記高濃度の燐イオンと上記高濃度のp型不純物イオンとを拡散,活性化させて、上記n型ソース・ドレイン領域の外側にn型高濃度ソース・ドレイン領域を形成するとともに、上記p型ソース・ドレイン領域の外側にp型高濃度ソース・ドレイン領域を形成することができる。 In the process, diffusing the p-type impurity ions of phosphorous ions and the high concentration of the high concentration, by activating, to form a n-type high-concentration source and drain regions outside the n-type source and drain regions , it is possible to form the p-type high concentration source and drain regions outside the p-type source and drain regions.

【0027】この方法により、nチャネル及びpチャネル型MISトランジスタがいわゆるLDD構造となるので、短チャネル効果の防止機能の高いかつ微細なMIS [0027] By this method, since the n-channel and p-channel type MIS transistor is a so-called LDD structure, a high function of preventing the short channel effect and fine MIS
トランジスタの形成が可能となる。 The formation of the transistor is possible.

【0028】請求項7に記載されるように、請求項1又は3において、上記第3の工程は、上記半導体基板とゲート電極との露出した部分を酸化して、全面上に酸化膜を形成する工程と、異方性エッチングにより上記酸化膜をエッチバックし、上記ゲート電極の両側面上に上記酸化膜の一部をチャネル調整用サイドウォールとして残置させる工程とを含むことができる。 [0028] As described in claim 7, in claim 1 or 3, the third step is to oxidize the exposed portion between the semiconductor substrate and the gate electrode, forming an oxide film on the entire surface a step of, the oxide film is etched back by anisotropic etching, it can include a step of leaving as a channel for adjusting the sidewall portions of the oxide film on both sides of the gate electrode.

【0029】この方法により、上記作用に加えて、下記の作用が得られる。 [0029] By this method, in addition to the above action, the action of the following is obtained. 膜厚の制御性のよい酸化法により、 The good oxidation controllability of the film thickness,
かつゲート電極の側部の酸化によりチャネル調整用サイドウォールが形成されるので、ゲート容量とゲート・ドレイン間容量とが低減し、回路動作が高速化される。 And since the channel adjustment sidewall oxidation of the sides of the gate electrode is formed, it reduces the gate capacitance and the gate-drain capacitance, circuit operation is faster. また、チャネル調整用サイドウォールの幅を極めて薄くすることが可能となり、フォトリソグラフィーの精度で決定されるゲート長の限界以上に微細なゲート長を有するMISトランジスタの形成が可能となる。 Further, it is possible to extremely thin the width of the channel adjustment sidewall, formed of MIS transistors having minute gate length than the limit of the gate length is determined by the accuracy of photolithography is possible.

【0030】請求項8に記載されるように、請求項1又は3において、上記熱処理を行う工程では、975〜1 [0030] As described in claim 8, in claim 1 or 3, in the step of performing the heat treatment is from 975 to 1
050℃,約10秒間のRTA処理を行うことが好ましい。 050 ° C., it is preferable to perform the RTA processing of approximately 10 seconds.

【0031】この方法により、MISトランジスタのゲート電極からチャネル領域への不純物イオンの突き抜けやゲート電極の空乏化を生じない範囲で、不純物イオンの拡散,活性化が行われるとともに、トランジスタのソース・ドレイン領域の形状も良好となる。 [0031] By this method, a range that does not cause depletion of the penetration and the gate electrode of the impurity ions from the gate electrode of the MIS transistor to the channel region, diffusion of the impurity ions, with activated is performed, the source and drain of the transistor shape of the region is also good.

【0032】本発明に係る第2のMIS型半導体装置の製造方法は、請求項9に記載されるように、半導体基板のnチャネル型MISトランジスタ形成領域の上にゲート絶縁膜を形成する第1の工程と、上記ゲート絶縁膜上にゲート電極を形成する第2の工程と、上記半導体基板及びゲート電極の上にチャネル調整用絶縁膜を形成する第3の工程と、上記nチャネル型MISトランジスタ形成領域上の上記チャネル調整用絶縁膜内に燐イオンを導入する第4の工程と、上記チャネル調整用絶縁膜の上にLDD用絶縁膜を堆積する第5の工程と、異方性エッチングにより上記拡散用絶縁膜及び上記LDD用絶縁膜を同時にエッチバックして、上記ゲート電極の両側面上にほぼL字型のチャネル調整用絶縁膜とLDD用絶縁膜とをサイドウォール The manufacturing method of the second MIS type semiconductor device according to the present invention, as described in claim 9, the first to form a gate insulating film on the n-channel type MIS transistor forming region of a semiconductor substrate and step, a second step of forming a gate electrode on the gate insulating film, a third step of forming a channel adjusting insulating film on the semiconductor substrate and the gate electrode, the n-channel type MIS transistor a fourth step of introducing phosphorus ions into the channel adjusting insulating lining on the formation region, and a fifth step of depositing an LDD insulating film on the channel adjusting insulating film by anisotropic etching simultaneously etching back the diffusion insulating film and the LDD insulating film, substantially L-shaped side wall and a channel adjusting insulating film and the LDD insulating film on both sides of the gate electrode して残置させる第6の工程と、上記nチャネル型MISトランジスタ形成領域において、上記サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度の燐イオンを注入する第7 A sixth step of leaving in the seventh to inject in the n-channel type MIS transistor forming region, inside of the gate electrode and the semiconductor substrate to the side walls as a mask a high concentration of phosphorus ions
の工程と、熱処理により、上記各工程で注入された燐イオンを拡散,活性化させて、上記ゲート電極を低抵抗のn型ゲート電極にするとともに上記半導体基板内の上記サイドウォールの側方に位置する領域にn型高濃度ソース・ドレイン領域を形成する一方、上記半導体基板内の上記ゲート電極の下方に位置する領域と上記n型高濃度ソース・ドレイン領域との間にn型低濃度ソース・ドレイン領域を形成する第8の工程とを備えている。 And step, by heat treatment, diffusion of the implanted phosphorus ions at each step, by activating, on the side of the side walls in the semiconductor substrate as well as the n-type gate electrode of low resistance of the gate electrode while forming the n-type high-concentration source and drain regions in the regions located, n-type low concentration source between region and the n-type high-concentration source and drain regions located below the gate electrode in said semiconductor substrate - a drain region and a eighth step of forming.

【0033】この方法により、LDD構造のnチャネル型MISトランジスタにおける低濃度ソース・ドレイン領域が浅く,かつ高めの濃度で形成されるので、ソース・ドレイン領域のシート抵抗値を小さくしたままで短チャネル効果の防止機能の高いnチャネル型トランジスタが形成される。 [0033] By this method, the low concentration source and drain regions is shallow in the n-channel type MIS transistor of LDD structure, and since it is formed at a concentration higher, short channel while reducing the sheet resistance of the source and drain regions higher n-channel transistor of protection effect is formed.

【0034】請求項10に記載されるように、請求項9 [0034] As described in claim 10, claim 9
において、上記第1〜第3の工程では、半導体基板のp In the aforementioned first to third step, the semiconductor substrate p
チャネル型MISトランジスタ形成領域の上にも、上記nチャネル型MISトランジスタ形成領域におけると同様のゲート絶縁膜,ゲート電極及びチャネル調整用絶縁膜を形成し、上記第3の工程の後上記第5の工程の前に、上記pチャネル型MISトランジスタ形成領域上の上記チャネル調整用絶縁膜内にp型不純物イオンを導入する工程をさらに備え、上記第5,第6の工程では、上記pチャネル型MISトランジスタ形成領域内においても、上記nチャネル型MISトランジスタ形成領域におけると同様のLDD用絶縁膜及びL字型のチャネル調整用絶縁膜とからなるサイドウォールを形成し、上記第6 On the channel type MIS transistor forming region, the n-channel type MIS transistor forming region in the definitive when the same gate insulating film, a gate electrode and a channel adjusting insulating film, the fifth after the third step before step, further comprising the step of introducing the p-type impurity ions to the p-channel type MIS transistor formed above a channel adjusting insulating lining on the region, the fifth, the sixth step, the p-channel type MIS also in the transistor formation region, forming a side wall made of the same LDD insulating film and an L-shaped channel adjusting insulating film as in the n-channel type MIS transistor forming region, the sixth
の工程の後上記第8の工程の前に、上記pチャネル型M Prior to said eighth step after step, the p-channel type M
ISトランジスタ形成領域において、上記サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度のp型不純物イオンを注入する工程をさらに備え、上記第8の工程では、上記pチャネル型MIS In IS transistor forming region, further comprising the step of injecting a high concentration of p-type impurity ions in the interior of the gate electrode and the semiconductor substrate to the side walls as a mask, in the eighth step, the p-channel type MIS
トランジスタ形成領域においても、上記各工程で注入されたp型不純物イオンを拡散,活性化させて、上記ゲート電極を低抵抗のp型ゲート電極にするとともに上記半導体基板内の上記サイドウォールの側方に位置する領域にp型高濃度ソース・ドレイン領域を形成する一方、上記半導体基板内の上記ゲート電極の下方に位置する領域と上記p型高濃度ソース・ドレイン領域との間にp型低濃度ソース・ドレイン領域を形成することができる。 Also in the transistor formation region, diffusing the implanted p-type impurity ions in the above step, by activating, the sides of the side walls in the semiconductor substrate while the p-type gate electrode of low resistance of the gate electrode p-type low concentration between one forming the p-type high concentration source and drain regions, located below the gate electrode in the semiconductor substrate region and the p-type high concentration source and drain regions in the regions located in it is possible to form the source and drain regions.

【0035】この方法により、LDD構造のCMISトランジスタにおける低濃度ソース・ドレイン領域が浅く,かつ不純物濃度が高めになる。 [0035] By this method, the low concentration source and drain regions in the CMIS transistor of LDD structure is shallow and the impurity concentration becomes high. したがって、ソース・ドレイン領域のシート抵抗値を小さくしたままで短チャネル効果の防止機能の高いnチャネル及びpチャネル型トランジスタが得られる。 Therefore, a high n-channel and p-channel transistors of prevention of the short channel effect can be obtained while reducing the sheet resistance of the source and drain regions.

【0036】請求項11に記載されるように、請求項9 [0036] As described in claim 11, claim 9
において、上記第3の工程では、上記半導体基板とゲート電極との露出した部分を酸化して、全面上に酸化膜を形成することができる。 In, in the third step, oxidizing the exposed portion between the semiconductor substrate and the gate electrode, it is possible to form an oxide film on the entire surface.

【0037】この方法により、ゲート電極が酸化されるので、ゲート容量及びゲート・ドレイン間容量が小さくなる。 According to this method, since the gate electrode is oxidized, the gate capacitance and gate-drain capacitance is reduced. したがって、動作速度の高いMIS型半導体装置が得られることになる。 Therefore, the high operating speeds MIS type semiconductor device can be obtained.

【0038】請求項12に記載されるように、請求項9 [0038] As described in claim 12, claim 9
において、上記第8の工程では、975〜1050℃, In, in the eighth step, 975 to 1,050 ° C.,
約10秒間のRTA処理を行うことが好ましい。 It is preferable to perform the RTA processing of approximately 10 seconds.

【0039】請求項13に記載されるように、請求項1 [0039] As described in claim 13, claim 1
又は9において、上記半導体基板をSOI基板とすることができる。 Or in 9, it is possible to make the semiconductor substrate and the SOI substrate.

【0040】この方法により、燐イオンのソース・ドレイン領域への導入によって、ドレイン領域における電界が緩和される。 [0040] By this method, the introduction of the source and drain regions of phosphorous ions, the electric field in the drain region is alleviated. したがって、ドレイン近傍におけるキャリアのインパクトイオン化が抑制され、基板の電位がとれないSOI−MIS型半導体装置の弱点であるキャリアのインパクトイオン化に起因する劣化の少ないSOI Therefore, the impact ionization of carriers in the vicinity of the drain is suppressed, less SOI deterioration due to impact ionization of carriers which is a weak point of the SOI-MIS-type semiconductor device in which the potential of the substrate can not be taken
−MIS型半導体装置が形成されることになる。 So that -MIS type semiconductor device is formed.

【0041】本発明に係るMIS型半導体装置は、請求項14に記載されるように、半導体基板上に少なくともnチャネル型MISトランジスタを搭載してなるMIS The MIS type semiconductor device according to the present invention, as described in claim 14, formed by mounting at least n-channel type MIS transistor on a semiconductor substrate MIS
型半導体装置であって、上記nチャネル型MISトランジスタは、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に設けられた導電体膜に燐イオンを注入して形成されたn型ゲート電極と、上記n型ゲート電極の両側面上に設けられたチャネル調整用サイドウォールと、上記半導体基板内の上記n型ゲート電極の両側方に位置する領域に上記n型ゲート電極への燐イオンの注入と同時に燐イオンを注入して形成されたn型ソース・ドレイン領域とを備えている。 A type semiconductor device, the n-channel type MIS transistor is formed by implanting and the semiconductor substrate on the formed gate insulating film, phosphorus ions to the conductor film provided on the gate insulating film and n-type gate electrode, the channel adjustment sidewall provided on both sides of the n-type gate electrode, to the n-type gate electrode in a region located on both sides of the n-type gate electrode in said semiconductor substrate comprises of the injected n-type source and drain regions formed by implanting phosphorous ions at the same time phosphorus ions.

【0042】この構成により、上記各問題点のない、つまりリーク電流の少ない,駆動力の高い,かつ信頼性の高いnチャネル型MISトランジスタを得ることができる。 [0042] With this arrangement, the no respective problems, i.e. low leakage current, high driving force, and it is possible to obtain a highly reliable n-channel type MIS transistor.

【0043】請求項15に記載されるように、請求項1 [0043] As described in claim 15, claim 1
4において、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に設けられた導電体膜にp型不純物を注入して形成されたp型ゲート電極と、上記p In 4, and the semiconductor substrate on the formed gate insulating film, and a p-type gate electrode formed by implanting p-type impurities to the conductor film provided on the gate insulating film, the p
型ゲート電極の両側面上に設けられたチャネル調整用サイドウォールと、上記半導体基板内の上記p型ゲート電極の両側方に位置する領域に上記p型ゲート電極へのp Type and channel adjustment sidewalls provided on both sides of the gate electrode, p to the p-type gate electrode on both sides in the p-type gate electrode on a region located in the said semiconductor substrate
型不純物イオンの注入と同時にp型不純物イオンを注入して形成されたp型ソース・ドレイン領域とを有するp p having an injection and p-type source and drain regions formed by implanting p-type impurity ions simultaneously type impurity ions
チャネル型MISトランジスタをさらに備えることができる。 Channel MIS transistor may further include a.

【0044】この構成により、性能面でpチャネル型M [0044] With this configuration, p-channel type in terms of performance M
ISトランジスタとnチャネル型MISトランジスタとのバランスがよくなるとともに、p型ゲート電極からチャネル側にp型不純物イオンが突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でもn型ゲート電極が空乏化することなく、高い駆動力を有する半導体装置が得られる 請求項16に記載されるように、請求項14又は15において、上記n型及びp型ゲート電極の厚みは100〜 With the balance of the IS transistor and the n-channel type MIS transistor is improved, p-type gate electrode of a degree that does not cause the penetration is p-type impurity ions into the channel side short or n-type gate electrode is depleted in the heat treatment of low temperature without, as a semiconductor device having a high driving force is described in claim 16 which is obtained, according to claim 14 or 15, the thickness of the n-type and p-type gate electrode 100
200nmであり、少なくとも上記n型ソース・ドレイン領域の深さは、0.15〜0.2μmであることが好ましい。 Is 200 nm, the depth of at least the n-type source and drain regions is preferably 0.15~0.2Myuemu.

【0045】請求項17に記載されるように、請求項1 [0045] As described in claim 17, claim 1
4又は15において、上記n型ソース・ドレイン領域における燐の最大濃度は、1×10 20 〜1×10 21 cm -3 In 4 or 15, the maximum concentration of phosphorus in the n-type source and drain regions, 1 × 10 20 ~1 × 10 21 cm -3
であり、上記n型ゲート電極における燐の最大濃度は、 , And the maximum concentration of phosphorus in the n-type gate electrode,
1×10 20 cm -3以上であることが好ましい。 Is preferably 1 × 10 20 cm -3 or more.

【0046】請求項16又は17の構成により、p型不純物イオンの突き抜けのないp型ゲート電極と、空乏化のないn型ゲート電極と、シート抵抗の小さいソース・ [0046] The arrangement of claim 16 or 17, a p-type gate electrode without penetration of the p-type impurity ions, the n-type gate electrode without depletion, a small source sheet resistance,
ドレイン領域とが得られる。 And the drain region is obtained.

【0047】 [0047]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

(第1の実施形態)まず、本発明の第1の実施形態について、図面を参照しながら説明する。 First Embodiment First, a first embodiment of the present invention will be described with reference to the drawings.

【0048】図1(a)〜図1(d)は、第1の実施形態におけるnチャネルMOS型半導体装置の製造工程を示す断面図である。 [0048] Figure 1 (a) ~ FIG 1 (d) is a cross-sectional view showing the manufacturing process of the n-channel MOS-type semiconductor device of the first embodiment.

【0049】まず図1(a)に示すように、p型半導体基板1(本実施形態では、p型半導体領域として機能する)の上に厚みが4〜8nmのシリコン酸化膜からなるゲート酸化膜4と、厚みが100〜200nmのポリシリコン膜からなるゲート電極5とを形成する。 [0049] First, as shown in FIG. 1 (a), a p-type semiconductor substrate 1 (in the present embodiment functions as a p-type semiconductor region) gate oxide thickness of a silicon oxide film of 4~8nm on the 4, to form the gate electrode 5 having a thickness of a polysilicon film of 100 to 200 nm.

【0050】次に、図1(b)に示すように、CVD法によりゲート電極5及びp型半導体基板1の上に厚みが100〜150nmのシリコン酸化膜9を堆積する。 Next, as shown in FIG. 1 (b), the thickness on the gate electrode 5 and the p-type semiconductor substrate 1 is deposited a silicon oxide film 9 of 100~150nm by CVD.

【0051】次に、図1(c)に示すように、異方性ドライエッチングを行って、シリコン酸化膜9をエッチバックし、ゲート電極5の両側面上にチャネル調整用サイドウォール6を形成する。 Next, as shown in FIG. 1 (c), performing anisotropic dry etching, the silicon oxide film 9 is etched back, forming a channel adjustment sidewalls 6 on both sides of the gate electrode 5 to. このチャネル調整用サイドウォール6の厚みは、40〜100nm程度である。 The thickness of the channel adjustment sidewall 6 is about 40 to 100 nm.

【0052】次に、図1(d)に示すように、チャネル調整用サイドウォール6をマスクとして用いて燐イオン(P+ )の注入を行い、ゲート電極5と、p型半導体基板1内のゲート電極5の両側方に位置する領域とに燐イオンを導入する。 Next, as shown in FIG. 1 (d), is implanted phosphorus ions (P +) using the channel adjustment sidewall 6 as a mask, the gate electrode 5, the p-type semiconductor substrate 1 introducing phosphorous ions into a region located on both sides of the gate electrode 5. このときの注入条件は、加速エネルギーが5〜20KeV、注入量が2〜4×10 15 cm -2である。 Injection conditions at this time, an acceleration energy of 5~20KeV, injection volume is 2~4 × 10 15 cm -2. さらに、図1(d)に示す状態で、975〜10 Further, in the state shown in FIG. 1 (d), 975~10
50℃,10秒の条件、あるいは850℃,20〜30 50 ℃, 10 seconds conditions, or 850 ℃, 20~30
分の条件による熱処理を行い、不純物イオン(P+ )を活性化して、ゲート電極5を低抵抗化されたn型ゲート電極5aとするとともに、p型半導体基板1中にn型ソース・ドレイン領域10aを形成する。 A heat treatment by partial conditions, impurity ions (P +) to activate the gate electrode 5 with a low-resistance n-type gate electrode 5a, n-type source and drain regions in the p-type semiconductor substrate 1 10a is formed. n型ソース・ドレイン領域10aの深さは0.15〜0.2μm程度である。 The depth of the n-type source and drain regions 10a is about 0.15~0.2Myuemu.

【0053】以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。 [0053] The following steps are omitted, by forming the several layers of metal wires via an interlayer insulating film, a semiconductor device is formed.

【0054】以上の工程を経て製造されたnチャネルM [0054] manufactured through the above steps the n-channel M
OS型トランジスタは、燐イオンの注入によって形成されたn型ゲート電極5aを有するため、上記従来の砒素イオンを用いて形成されたn型ゲート電極15a(図1 OS type transistor, since it has an n-type gate electrode 5a formed by implantation of phosphorus ions, the formed using conventional arsenic ions were n-type gate electrode 15a (FIG. 1
1(b)参照)と比べてゲート電極の空乏化が起こらず、nチャネルMOS型トランジスタの駆動力が高い。 1 (b) refer) and does not occur depletion of the gate electrode than the driving force of the n-channel MOS transistor is high.
また、上記従来のソース・ドレイン領域は砒素イオンを注入して形成されているが、砒素イオンは拡散係数が小さく接合が浅くなるので、ソース・ドレイン領域の寄生抵抗(シート抵抗)が大きくなる。 Further, the conventional source and drain regions above is formed by implanting arsenic ions, but since arsenic ions diffusion coefficient junction is shallower reduced, the parasitic resistance of the source and drain regions (sheet resistance) increases. 上記従来の構造によって本実施形態と同程度の機能を発揮し得る構造を得ようとすると、サイドウォールの直下部に低濃度ソース・ An attempt to obtain a structure capable of exhibiting the function of the same degree as the present embodiment by the above conventional structure, a low-concentration source and directly below portions of the side walls
ドレイン領域を形成したいわゆるLDD構造とする必要がある。 There needs to be a so-called LDD structure forming a drain region. そのとき、砒素イオンの注入によって形成される低濃度ソース・ドレイン領域の深さは30〜50nm Then, the depth of the low concentration source and drain regions formed by implantation of arsenic ions 30~50nm
程度であり、シート抵抗は1KΩ/□程度である。 A degree, the sheet resistance is 1KΩ / □ degree. それに対し、本実施形態では、燐イオンを用いているので砒素イオンと比べてソース・ドレイン領域の深さが0.1 In contrast, in the present embodiment, because of the use of phosphorus ions depth of the source and drain regions compared to the arsenic ions 0.1
5〜0.2μm程度まで大きくなる。 Up to about 5~0.2μm increases. したがって、シート抵抗が80〜100Ω/□程度に低減される。 Therefore, the sheet resistance is reduced to 80~100Ω / □ degree.

【0055】なお、本発明におけるチャネル調整用サイドウォール6がない構造で、本実施形態のごとく拡散距離の長い燐イオンを用いてn型ソース・ドレイン領域1 [0055] In the structure without the channel adjustment sidewall 6 of the present invention, n-type source and drain regions 1 using long phosphorus ion diffusion distance as in the present embodiment
0aを形成すると、燐イオンの横方向の拡散距離も長くなりn型ゲート電極5aの内方に入り込んだn型ソース・ドレイン領域10aが形成されてしまう。 When forming a 0a, it enters the inside of the lateral diffusion distance becomes longer n-type gate electrode 5a of phosphorus ions n-type source and drain regions 10a is formed. そのため、 for that reason,
nチャネルMOSトランジスタの実効チャネル長が小さくなり、ゲート長が小さい領域で特性が劣化し、いわゆる短チャネル効果が大きくなる。 The effective channel length of the n-channel MOS transistor is reduced, the characteristics in the area the gate length is less deteriorates, so-called short channel effect becomes large. そのために、従来、ポリシリコンゲート電極とn型ソース・ドレイン領域とに不純物イオンの同時注入を行う場合には、砒素イオンの注入を行っている。 Therefore, conventionally, in the simultaneous implantation of impurity ions into the polysilicon gate electrode and the n-type source and drain regions, it is performed implantation of arsenic ions.

【0056】それに対し、本発明ではチャネル調整用サイドウォール6を形成してからn型ソース・ドレイン領域10a形成のための燐イオンの注入を行うので、実効チャネル長がゲート長(ポリシリコンの線幅)とほぼ等しく設定でき、短チャネル効果を抑えることができる。 [0056] In contrast, since the present invention performs the implantation of phosphorus ions for n-type source and drain regions 10a formed after forming the channel adjustment sidewall 6, a line of the effective channel length is a gate length (polysilicon width) and can approximately set equal, it is possible to suppress the short channel effect.
そして、短チャネル効果を防止しながら、上述した従来のnチャネルMOSトランジスタにおける問題点(1) Then, while preventing the short channel effect, the problem of the conventional n-channel MOS transistor described above point (1)
〜(5)を下記のように解決できる。 To (5) can be solved as follows.

【0057】−問題点(1)に対して− 図8(a),(b)は、本実施形態による燐イオンを注入してソース・ドレイン領域を形成した場合と、従来の方法による砒素イオンを注入してソース・ドレイン領域を形成した場合とにおける接合リーク電流のデータを示す。 [0057] - with respect to the problem (1) - Figure 8 (a), (b) is, in the case of forming the source and drain regions by implanting phosphorous ions according to the present embodiment, the arsenic by conventional methods ions injecting shows the data of the junction leakage current in the case of forming the source and drain regions. 図8(a),(b)を比較するとわかるように、砒素イオンの注入によるものでは電流値の大きいリーク(10 -8 A)の発生頻度が高いが、本実施形態では電流値の大きいリーク(10 -8 A)は生じず、10 -9 A以下の微小なリークしか生じていない。 FIG. 8 (a), the As can be seen by comparing (b), is high incidence of large leakage current is due to implantation of arsenic ions (10 -8 A), a large leakage current value in the present embodiment (10 -8 a) does not occur, not only occur following a small leakage 10 -9 a. すなわち、nチャネルMOSトランジスタのn型ソース・ドレイン領域10 Ie, n-type source and drain regions 10 of the n-channel MOS transistor
aが、砒素イオンよりもイオン半径の小さい燐イオンを導入して形成されているために、結晶欠陥が少なくなり、ジャンクションにおけるリーク電流も小さいことがわかる。 a it is, because it is formed by introducing a small phosphorus ions having an ionic radius than arsenic ions, the crystal defect is reduced, it can be seen that the leakage current is small at the junction.

【0058】−問題点(2)に対して− 燐イオンの注入時における濃度分布は砒素イオンの注入時における濃度分布ほど急峻ではなく、かつその後の熱処理による拡散距離も長いので、不純物の濃度分布がなだらかとなる。 [0058] - a problem with respect to (2) - the concentration distribution at the time of implantation of phosphorus ions is not steep enough concentration distribution in time of implantation of arsenic ions, and diffusion length since even longer due to the subsequent heat treatment, the concentration distribution of the impurity It is gentle. そのため、n型ドレイン領域10における電界は小さくなり、GIDL電流が低減される。 Therefore, the electric field in the n-type drain region 10 is decreased, GIDL current is reduced.

【0059】−問題点(3)に対して− 図9は、本実施形態による燐イオンを注入してソース・ [0059] - a problem with respect to (3) - 9, the source by implanting phosphorous ions according to the present embodiment
ドレイン領域を形成した場合と、従来の方法による砒素イオンを注入してソース・ドレイン領域を形成した場合とにおけるpn接合部の容量を比較した図である。 In the case of forming the drain region, it is a graph comparing the capacity of the pn junction in the case of by implanting arsenic ions to form a source and drain regions by conventional methods. 同図からわかるように、本実施形態のごとく燐イオンを注入してソース・ドレイン領域を形成したことにより、pn As it can be seen from the figure, by forming the source and drain regions by implanting phosphorus ions as in the present embodiment, pn
接合部の容量が大幅に低減されている。 Capacity of the joint is significantly reduced. 上述のように、 As described above,
n型ドレイン領域10aが深くなり、かつ燐イオンの濃度分布がなだらかになるので砒素イオンにより形成されるドレイン領域に比べ空乏層の幅が増大する。 n-type drain region 10a becomes deeper and the width of the depletion layer is increased as compared to the drain region formed by arsenic ion the concentration distribution of phosphorus ions becomes smooth. そのため、寄生容量が低減している。 Therefore, the parasitic capacitance is reduced.

【0060】−問題点(4)に対して− 上述のように、n型ドレイン領域10aにおける燐イオンの濃度分布がなだらかとなるため、電界のドレイン領域近傍への集中が緩和され、ホットキャリアの発生に起因する特性の劣化を有効に防止でき、よって、信頼性が向上する。 [0060] - with respect to problem (4) - as described above, since the concentration distribution of phosphorus ions in the n-type drain region 10a is gentle, concentrated to the vicinity of the drain region of the electric field is relaxed, hot carrier It can effectively prevent deterioration of the characteristics due to generation, thus improving reliability.

【0061】なお、n型ゲート電極5aの両側面上にチャネル調整用サイドウォール6が設けられているので、 [0061] Incidentally, since the channel adjustment sidewalls 6 on both sides of the n-type gate electrode 5a is provided,
n型ゲート電極5aとn型ドレイン領域10aとの間の距離が長くなり、ゲート・ドレイン間容量が小さくなるという利点がある。 The distance between the n-type gate electrode 5a and the n-type drain region 10a is increased, there is an advantage that the gate-drain capacitance is reduced.

【0062】したがって、本実施形態におけるnチャネルMOSトランジスタでは、ジャンクションのリーク電流は小さく、ホットキャリアの発生確率は低く、寄生容量は小さく、GIDL電流は小さい。 [0062] Thus, the n-channel MOS transistor in this embodiment, the leakage current of the junction is small, the probability of occurrence of the hot carrier is low, the parasitic capacitance is small, GIDL current is small. 言い換えると、駆動力が大きく、リーク電流が小さく、かつ信頼性にも優れたデバイスを提供することができる。 In other words, large driving force can be small leakage current, and to provide a device which is excellent in reliability.

【0063】(第2の実施形態)次に、第2の実施形態のMOS型半導体装置について、図面を参照しながら説明する。 [0063] (Second Embodiment) Next, a MOS type semiconductor device of the second embodiment will be described with reference to the drawings.

【0064】図2(a)〜図2(d)は、第2の実施形態におけるnチャネルMOS型半導体装置の製造工程を示す断面図である。 [0064] FIG. 2 (a) ~ 2 (d) are cross-sectional views showing a manufacturing process of the n-channel MOS-type semiconductor device according to the second embodiment.

【0065】まず図2(a)に示すように、p型半導体基板1(本実施形態では、p型半導体領域として機能する)の上に厚みが4〜8nmのシリコン酸化膜からなるゲート酸化膜4と、厚みが100〜200nmのポリシリコン膜からなるゲート電極5とを形成する。 [0065] First, as shown in FIG. 2 (a), a p-type semiconductor substrate 1 (in the present embodiment functions as a p-type semiconductor region) gate oxide thickness of a silicon oxide film of 4~8nm on the 4, to form the gate electrode 5 having a thickness of a polysilicon film of 100 to 200 nm.

【0066】次に、図2(b)に示すように、熱酸化によりゲート電極5の上面及び両側面とp型半導体基板1 Next, FIG. 2 (b), the upper surface and both side surfaces and the p-type semiconductor substrate 1 of the gate electrode 5 by thermal oxidation
の表面の上に厚みが5〜20nmのシリコン酸化膜8 Silicon oxide film 8 thickness on the surface of the 5~20nm
(熱酸化膜)を堆積する。 Depositing a (thermal oxide film).

【0067】次に、図2(c)に示すように、異方性ドライエッチングを行って、シリコン酸化膜8をエッチバックしゲート電極5の側壁にチャネル調整用サイドウォール6を形成する。 Next, as shown in FIG. 2 (c), performing anisotropic dry etching to form a silicon oxide film 8 on the side wall of the etched back gate electrode 5 a channel adjustment sidewall 6.

【0068】次に、図2(d)に示すように、チャネル調整用サイドウォール6をマスクとして用い、燐イオン(P+ )の注入を行い、ゲート電極5と、p型半導体基板1内のゲート電極5の両側方に位置する領域とに燐イオンを導入する。 Next, as shown in FIG. 2 (d), using the channel adjustment sidewall 6 as a mask to perform implantation of phosphorus ions (P +), and the gate electrode 5, the p-type semiconductor substrate 1 introducing phosphorous ions into a region located on both sides of the gate electrode 5. このときの注入条件は、加速エネルギーが5〜20KeV、注入量が2〜4×10 15 cm -2である。 Injection conditions at this time, an acceleration energy of 5~20KeV, injection volume is 2~4 × 10 15 cm -2. さらに、図2(d)に示す状態で、975〜10 Further, in the state shown in FIG. 2 (d), 975~10
50℃,10秒の条件による熱処理を行い、不純物イオン(P+ )を活性化して、ゲート電極5を低抵抗化されたn型ゲート電極5aとするとともに、p型半導体基板1中にn型ソース・ドレイン領域10aを形成する。 50 ° C., subjected to heat treatment under the condition of 10 seconds, impurity ions (P +) to activate the gate electrode 5 with a low-resistance n-type gate electrode 5a, n-type in the p-type semiconductor substrate 1 forming the source and drain regions 10a.

【0069】以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。 [0069] The following steps are omitted, by forming the several layers of metal wires via an interlayer insulating film, a semiconductor device is formed.

【0070】本実施形態の工程を経て製造されたnチャネル型MOSトランジスタは、上記第1の実施形態の製造工程によって製造されたトランジスタと基本的に同じ特徴を有し、上記従来のnチャネル型MOSトランジスタにおける問題点(1)〜(4)を解消することができる。 [0070] n-channel type MOS transistor process was manufactured through the present embodiment has the first embodiment of the transistor and essentially the same characteristics produced by the production process, the conventional n-channel type MOS problem in transistor (1) can be solved to (4). 加えて、本実施形態では、チャネル調整用サイドウォール6の幅が熱酸化で決まるので制御性がよく、チャネル調整用サイドウォール6がポリシリコン膜(ゲート電極5)を酸化して得られるので、図2(d)に示すように、n型ソース・ドレイン領域10aの表面位置よりもゲート酸化膜4の位置が少し高くなる結果、ゲート容量及びゲート・ドレイン間容量が低減され、回路動作が高速になる。 In addition, in the present embodiment, good controllability since the width is determined by the thermal oxidation of the channel adjustment sidewall 6, since the channel adjustment sidewall 6 is obtained by oxidizing a polysilicon film (gate electrode 5), as shown in FIG. 2 (d), n-type source and drain regions 10a result the position of the gate oxide film 4 is slightly higher than the surface position of the gate capacitance and gate-drain capacitance is reduced, the circuit operation is faster become.

【0071】しかも、熱酸化によるシリコン酸化膜8 [0071] Moreover, silicon by thermal oxidation oxide film 8
(5〜20nm)はCVD法によるシリコン酸化膜9 (5 to 20 nm) is a silicon oxide film by CVD 9
(厚み100〜150nm)と異なり極めて薄い。 (Thickness 100~150nm) Unlike the extremely thin. したがって、本実施形態は、フォトリソグラフィーの精度で決定される限界のゲート長よりもゲート長を短くできるため、極めて微細なMOSトランジスタを形成することができるという著効が得られる。 Accordingly, the present embodiment, it is possible to shorten the gate length than the gate length of the limit determined by the precision of photolithography and remarkable effect of being able to form a very fine MOS transistor is obtained.

【0072】(第3の実施形態)次に、本発明の第3の実施形態について、図面を参照しながら説明する。 [0072] (Third Embodiment) Next, a third embodiment of the present invention will be described with reference to the drawings.

【0073】図3(a)〜図3(f)は、第3の実施形態におけるnチャネルMOS型半導体装置の製造工程を示す断面図である。 [0073] FIG. 3 (a) ~ FIG. 3 (f) is a sectional view showing the manufacturing process of the n-channel MOS-type semiconductor device according to the third embodiment.

【0074】まず図3(a)に示すように、p型半導体基板1(本実施形態では、p型半導体領域として機能する)の上に厚みが4〜8nmのシリコン酸化膜からなるゲート酸化膜4と、厚みが100〜200nmのポリシリコン膜からなるゲート電極5とを形成する。 [0074] First, as shown in FIG. 3 (a), a p-type semiconductor substrate 1 (in the present embodiment functions as a p-type semiconductor region) gate oxide thickness of a silicon oxide film of 4~8nm on the 4, to form the gate electrode 5 having a thickness of a polysilicon film of 100 to 200 nm.

【0075】次に、図3(b)に示すように、CVD法によりゲート電極5及びp型半導体基板1の上に厚みが50〜80nmのシリコン酸化膜9を堆積する。 [0075] Next, as shown in FIG. 3 (b), the thickness on the gate electrode 5 and the p-type semiconductor substrate 1 is deposited a silicon oxide film 9 of 50~80nm by CVD.

【0076】次に、図3(c)に示すように、異方性ドライエッチングを行って、シリコン酸化膜9をエッチバックしゲート電極5の両側面上に幅(厚み)が40〜5 [0076] Next, as shown in FIG. 3 (c), by anisotropic dry etching, the width of the silicon oxide film 9 on the etched back on both sides of the gate electrode 5 (thickness) 40 to 5
0nmのチャネル調整用サイドウォール6を形成する。 Forming a channel adjustment sidewall 6 of 0 nm.

【0077】次に、図3(d)に示すように、チャネル調整用サイドウォール6をマスクとして用いて燐イオン(P+ )の注入を行い、ゲート電極5と、p型半導体基板1内のゲート電極5の両側方に位置する領域10とに低濃度の燐イオンを導入する。 [0077] Next, as shown in FIG. 3 (d), is implanted phosphorus ions (P +) using the channel adjustment sidewall 6 as a mask, the gate electrode 5, the p-type semiconductor substrate 1 introducing a low concentration of phosphorus ions into a region 10 located on both sides of the gate electrode 5. このときの注入条件は、 Implantation conditions at this time,
加速エネルギーが5〜20KeV、注入量が1〜5×1 Acceleration energy 5~20KeV, injection amount is 1 to 5 × 1
14 cm -2である。 A 0 14 cm -2.

【0078】次に、図3(e)に示すように、CVD法によるシリコン酸化膜(図示せず)の堆積と異方性エッチングによるエッチバックとを行って、チャネル調整用サイドウォール6の外側に、幅が150〜200nm程度のLDD用サイドウォール7を形成する。 [0078] Next, as shown in FIG. 3 (e), by performing an etch-back by deposition and anisotropic etching of the silicon oxide film by CVD (not shown), the outer channel adjustment sidewall 6 to, width to form a LDD sidewall 7 of about 150~200nm.

【0079】そして、図3(f)に示すように、各サイドウォール6,7をマスクとして用いて燐イオン(P+ [0079] Then, as shown in FIG. 3 (f), phosphorous ions with a respective side wall 6,7 as a mask (P +
)の注入を行い、n型ゲート電極5aと、p型半導体基板1内のサイドウォール7の側方に位置する領域とに高濃度の燐イオンを導入する。 ) Injection was carried out in a n-type gate electrode 5a, introducing a high concentration of phosphorus ions into a region located on the side of the side wall 7 of the p-type semiconductor substrate 1. このときの注入条件は、 Implantation conditions at this time,
加速エネルギーが5〜20KeV、注入量が2〜4×1 Acceleration energy 5~20KeV, injection amount is 2 to 4 × 1
15 cm -2である。 0 is 15 cm -2. さらに、図3(f)に示す状態で、 Further, in the state shown in FIG. 3 (f),
975〜1050℃,10秒の条件による熱処理を行い、不純物イオン(P+ )を活性化して、ゲート電極5 975 to 1,050 ° C., subjected to heat treatment under the condition of 10 seconds, impurity ions (P +) activates, the gate electrode 5
を低抵抗化されたn型ゲート電極5aとするとともに、 With a low-resistance n-type gate electrode 5a, and
n型低濃度ソース・ドレイン領域10aとn型高濃度ソース・ドレイン領域12aとを形成する。 n-type to form the lightly doped source and drain regions 10a and the n-type high-concentration source and drain regions 12a.

【0080】以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。 [0080] The following steps are omitted, by forming the several layers of metal wires via an interlayer insulating film, a semiconductor device is formed.

【0081】本実施形態の製造工程により得られたnチャネルMOSトランジスタは、上述の第1の実施形態で示されたnチャネルMOSトランジスタの特徴に加え、 [0081] n-channel MOS transistor obtained by the manufacturing process of this embodiment, in addition to the features of the n-channel MOS transistors shown in the first embodiment described above,
LDD構造による利点をも有する。 Also it has the advantage of the LDD structure. すなわち、低エネルギー(5〜20KeV)のイオン注入によってn型低濃度ソース・ドレイン領域10aを形成しているので、接合が浅くなり、n型低濃度ドレイン領域10aからの空乏層の伸びを小さく抑制することができ、短チャネル効果をより確実に抑制できる。 That is, since an n-type low concentration source and drain regions 10a by the ion implantation of low energy (5~20KeV), junction becomes shallower, the extension of the depletion layer from the n-type lightly doped drain region 10a suppressed small it is possible to be more surely suppress the short channel effect.

【0082】(第4の実施形態)次に、本発明の第4の実施形態について、図面を参照しながら説明する。 [0082] (Fourth Embodiment) Next, a fourth embodiment of the present invention will be described with reference to the drawings.

【0083】図4(a)〜図4(d)は、第4の実施形態におけるCMOS型半導体装置の製造工程を示す断面図である。 [0083] FIG. 4 (a) ~ FIG. 4 (d) are sectional views showing a manufacturing process of a CMOS type semiconductor device according to the fourth embodiment.

【0084】まず、図4(a)に示すように、p型半導体基板1の上には、nチャネル型MOSトランジスタ形成領域であるp型半導体領域2a(本実施形態では、p [0084] First, as shown in FIG. 4 (a), on the p-type semiconductor substrate 1, the p-type semiconductor region 2a (this embodiment is an n-channel type MOS transistor forming region, p
型半導体基板1と同じ不純物濃度の領域)と、pチャネル型MOSトランジスタ形成領域であるn型半導体領域2bと、p型半導体領域2a−n型半導体領域2b間を分離する素子分離領域3とが形成されている。 Type semiconductor substrate 1 and the area) of the same impurity concentration, and n-type semiconductor region 2b is a p-channel type MOS transistor forming region, and the element isolation region 3 for isolation between the p-type semiconductor region 2a-n-type semiconductor region 2b is It is formed. 上記p型半導体領域2a及びn型半導体領域2bの上に厚みが4 Thickness on the p-type semiconductor region 2a and the n-type semiconductor region 2b is 4
〜8nmのシリコン酸化膜からなるゲート酸化膜4と、 A gate oxide film 4 made of a silicon oxide film of ~8Nm,
厚みが100〜200nmのポリシリコン膜からなるゲート電極5とを形成する。 Thickness to form the gate electrode 5 made of a polysilicon film of 100 to 200 nm.

【0085】次に、図4(b)に示すように、CVD法によりゲート電極5及びp型半導体基板1の上に厚みが100〜150nmのシリコン酸化膜を堆積した後、異方性ドライエッチングを行ってシリコン酸化膜をエッチバックしゲート電極5の両側面上にチャネル調整用サイドウォール6を形成する。 [0085] Next, as shown in FIG. 4 (b), after the thickness on the gate electrode 5 and the p-type semiconductor substrate 1 is deposited a silicon oxide film of 100~150nm by CVD, anisotropic dry etching to form a channel adjustment sidewall 6 of the silicon oxide film is etched back on both sides of the gate electrode 5 performs.

【0086】次に、図4(c)に示すように、p型半導体領域2aにおいては、チャネル調整用サイドウォール6をマスクとして用いて燐イオン(P+ )の注入を行い、ゲート電極5と、p型半導体領域2a内のゲート電極5の両側方に位置する領域10とに燐イオンを導入する。 [0086] Next, as shown in FIG. 4 (c), in the p-type semiconductor region 2a, is implanted phosphorus ions (P +) using the channel adjustment sidewall 6 as a mask, the gate electrode 5 , introducing phosphorous ions into a region 10 located on both sides of the gate electrode 5 in the p-type semiconductor region 2a. このときの注入条件は、加速エネルギーが5〜20 Injection conditions at this time, an acceleration energy of 5 to 20
KeV、注入量が2〜4×10 15 cm -2である。 KeV, injection amount is 2~4 × 10 15 cm -2. ただし、図示しないがp型半導体領域2aに不純物イオンの注入を行う間、n型半導体領域2bはレジストマスクで覆われている。 However, while not shown for performing the implantation of impurity ions into the p-type semiconductor region 2a, n-type semiconductor region 2b is covered with a resist mask. また、n型半導体領域2aにおいては、 Further, the n-type semiconductor region 2a is
チャネル調整用サイドウォール6をマスクとして用いてフッ化ホウ素イオン(BF2+)の注入を行い、ゲート電極5と、n型半導体領域2b内のゲート電極5の両側方に位置する領域11とにフッ化ホウ素イオンを導入する。 It is implanted boron fluoride ions (BF2 +) by using the channel adjustment sidewall 6 as a mask, fluoride and gate electrode 5, a region 11 located on both sides of the gate electrode 5 in the n-type semiconductor region 2b the introduction of boron ions. このときの注入条件は、加速エネルギーが10〜3 Injection conditions at this time, an acceleration energy of 10 to 3
0KeV、注入量が1〜4×10 15 cm -2である。 0KeV, injection volume is 1~4 × 10 15 cm -2. ただし、図示しないがn型半導体領域2bに不純物イオンの注入を行う間、p型半導体領域2aはレジストマスクで覆われている。 However, while not shown for performing the implantation of impurity ions into the n-type semiconductor region 2b, p-type semiconductor region 2a is covered with the resist mask.

【0087】さらに、図4(d)に示す状態で、975 [0087] Further, in the state shown in FIG. 4 (d), 975
〜1050℃,10秒の条件下による熱処理を行い、不純物イオン(P+ ,BF2+)を活性化する。 To 1050 ° C., subjected to heat treatment under conditions of 10 seconds, impurity ions (P +, BF2 +) activates. この処理によって、p型半導体領域2aにおいては、ゲート電極5 This process, in the p-type semiconductor region 2a, the gate electrode 5
を低抵抗化されたn型ゲート電極5aとするとともに、 With a low-resistance n-type gate electrode 5a, and
n型ソース・ドレイン領域10aを形成する。 Forming an n-type source and drain regions 10a. また、n In addition, n
型半導体領域2bにおいては、ゲート電極5を低抵抗化されたp型ゲート電極5bとするとともに、p型ソース・ドレイン領域11aを形成する。 In type semiconductor region 2b, together with the p-type gate electrode 5b of the gate electrode 5 are low-resistance, to form the p-type source and drain regions 11a.

【0088】以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。 [0088] The following steps are omitted, by forming the several layers of metal wires via an interlayer insulating film, a semiconductor device is formed.

【0089】本実施形態は、基本的には第1の実施形態をCMOS型半導体装置に応用したものであり、nチャネル型MOSトランジスタについては、上記第1の実施形態で述べたとおりの特徴を有する。 [0089] The present embodiment is basically an application of the first embodiment a CMOS semiconductor device, for the n-channel type MOS transistor, the characteristics of as described in the first embodiment a.

【0090】加えて、本実施形態により形成されるCM [0090] In addition, CM formed by this embodiment
OS型半導体装置は、上記従来の砒素イオンの注入を用いたnチャネル型MOSトランジスタとフッ化ホウ素イオンの注入を用いたpチャネル型MOSトランジスタを組み合わせたCMOS型半導体装置に比べ、下記の利点を有する。 OS type semiconductor device, compared with the CMOS type semiconductor device which is a combination of p-channel type MOS transistor using the implantation of the n-channel type MOS transistor and boron fluoride ions with injection of the conventional arsenic ions, the following advantages a.

【0091】第1に上記問題点(5)を解消できる。 [0091] can be eliminated in the first above-mentioned problems (5). すなわち、本実施形態ではnチャネル型MOSトランジスタのn型ソース・ドレイン領域10aがホウ素イオンとほぼ同等の拡散係数を有する燐イオンを導入して形成されているため、同じ条件下で熱処理を行って不純物イオンを活性化した後も、nチャネル型MOSトランジスタのn型ソース・ドレイン領域10aとpチャネル型MO That is, since the present embodiment is formed by introducing phosphorous ions n-type source and drain regions 10a of the n-channel type MOS transistors have substantially the same diffusion coefficient and boron ions, heat treatment is carried out under the same conditions even after activating the impurity ions, n-type source and drain regions 10a of the n-channel type MOS transistor and p-channel type MO
Sトランジスタのp型ソース・ドレイン領域11aとはほぼ同じ深さや実効チャネル長を有する。 Having substantially the same depth and the effective channel length and the p-type source and drain regions 11a of the S transistor. したがって、 Therefore,
性能面でpチャネル型MOSトランジスタとnチャネル型MOSトランジスタとのバランスがよくなる。 Balance between the p-channel type MOS transistor and the n-channel type MOS transistor is improved in performance.

【0092】第2に上述の問題点(6)を解消できる。 [0092] the above problem (6) can be eliminated in the second.
図10は、本実施形態における燐イオンを注入して形成されたn型ゲート電極と、従来の砒素イオンを注入して形成されたゲート電極とのシート抵抗を示すデータである。 Figure 10 is data indicating the n-type gate electrode is formed by implanting phosphorus ions in the present embodiment, the sheet resistance of the conventional gate electrode formed arsenic ions are implanted. 同図に示されるように、燐イオンを注入して形成されたn型ゲート電極のシート抵抗値は、砒素イオンの注入によって形成されn型ゲート電極のシート抵抗値よりも小さく、ゲート電極の空乏化が抑制されている。 As shown in the figure, the sheet resistance of the n-type gate electrode formed by implanting phosphorous ions is smaller than the sheet resistance of the n-type gate electrode is formed by implantation of arsenic ions, the gate electrode depletion reduction is suppressed. すなわち、nチャネル型MOSトランジスタのn型ゲート電極5aに燐イオンを注入しているので、pチャネル型M That is, since the implanting phosphorus ions into n-type gate electrode 5a of the n-channel type MOS transistors, p-channel type M
OSトランジスタのp型ゲート電極5bでホウ素のチャネル領域への突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でもnチャネル型MOSトランジスタのn型ゲート電極5aが空乏化することなく、高い駆動力が得られる。 Without p-type depletion n-type gate electrode 5a of the n-channel type MOS transistor in the heat treatment for a short time or low temperature condition as not to cause penetration of the gate electrode 5b to the boron in the channel region of the OS transistors, high drive force can be obtained.

【0093】(第5の実施形態)次に、本発明の第5の実施形態について、図面を参照しながら説明する。 [0093] Next (Fifth Embodiment) A fifth embodiment of the present invention will be described with reference to the drawings.

【0094】図5(a)〜図5(e)は、第5の実施形態におけるCMOS型半導体装置の製造工程を示す断面図である。 [0094] FIG. 5 (a) ~ FIG 5 (e) are cross-sectional views showing a manufacturing process of a CMOS type semiconductor device of the fifth embodiment.

【0095】まず、図5(a)に示すように、p型半導体基板1の上には、nチャネル型MOSトランジスタ形成領域であるp型半導体領域2a(本実施形態では、p [0095] First, as shown in FIG. 5 (a), on the p-type semiconductor substrate 1, the p-type semiconductor region 2a (this embodiment is an n-channel type MOS transistor forming region, p
型半導体基板1と同じ不純物濃度の領域)と、pチャネル型MOSトランジスタ形成領域であるn型半導体領域2bと、p型半導体領域2a−n型半導体領域2b間を分離する素子分離領域3とが形成されている。 Type semiconductor substrate 1 and the area) of the same impurity concentration, and n-type semiconductor region 2b is a p-channel type MOS transistor forming region, and the element isolation region 3 for isolation between the p-type semiconductor region 2a-n-type semiconductor region 2b is It is formed. 上記p型半導体領域2a及びn型半導体領域2bの上に厚みが4 Thickness on the p-type semiconductor region 2a and the n-type semiconductor region 2b is 4
〜8nmのシリコン酸化膜からなるゲート酸化膜4と、 A gate oxide film 4 made of a silicon oxide film of ~8Nm,
厚みが100〜200nmのポリシリコン膜からなるゲート電極5とを形成する。 Thickness to form the gate electrode 5 made of a polysilicon film of 100 to 200 nm.

【0096】次に、図5(b)に示すように、CVD法によりゲート電極5及びp型半導体基板1の上に厚みが50〜80nmのシリコン酸化膜を堆積した後、異方性ドライエッチングを行ってシリコン酸化膜をエッチバックしゲート電極5の両側面上に幅が40〜50nmのチャネル調整用サイドウォール6を形成する。 [0096] Next, as shown in FIG. 5 (b), after the thickness on the gate electrode 5 and the p-type semiconductor substrate 1 is deposited a silicon oxide film of 50~80nm by CVD, anisotropic dry etching etching back the silicon oxide film by performing a width on both sides of the gate electrode 5 to form a channel adjustment sidewall 6 of 40 to 50 nm.

【0097】次に、図5(c)に示すように、nチャネル型MOSトランジスタ形成領域においては、チャネル調整用サイドウォール6をマスクとして用いて燐イオン(P+ )の注入を行い、ゲート電極5と、p型半導体領域2a内のゲート電極5の両側方に位置する領域10とに燐イオンを導入する。 [0097] Next, as shown in FIG. 5 (c), in the n-channel type MOS transistor forming region, is implanted phosphorus ions (P +) using the channel adjustment sidewall 6 as a mask, the gate electrode 5, to introduce the phosphorus ions into a region 10 located on both sides of the gate electrode 5 in the p-type semiconductor region 2a. このときの注入条件は、加速エネルギーが5〜20KeV、注入量が1〜5×10 14 Injection conditions at this time, an acceleration energy of 5~20KeV, injection amount is 1 to 5 × 10 14 c
-2である。 m -2. ただし、図示しないがp型半導体領域2a However, although not shown, the p-type semiconductor region 2a
に不純物イオンの注入を行う間、n型半導体領域2bはレジストマスクで覆われている。 While performing implantation of impurity ions, n-type semiconductor region 2b is covered with a resist mask. また、n型半導体領域2bにおいては、チャネル調整用サイドウォール6をマスクとして用いてフッ化ホウ素イオン(BF2+)の注入を行い、ゲート電極5と、n型半導体領域2b内のゲート電極5の両側方に位置する領域11とにフッ化ホウ素イオンを導入する。 In the n-type semiconductor region 2b, is implanted boron fluoride ions (BF2 +) by using the channel adjustment sidewall 6 as a mask, the gate electrode 5, on both sides of the gate electrode 5 in the n-type semiconductor region 2b introducing boron fluoride ions into a region 11 located towards. このときの注入条件は、加速エネルギーが5〜15KeV、注入量が5〜10×10 14 cm Injection conditions at this time, an acceleration energy of 5~15KeV, injection amount is 5 to 10 × 10 14 cm
-2である。 -2. ただし、図示しないがn型半導体領域2bに不純物イオンの注入を行う間、p型半導体領域2aはレジストマスクで覆われている。 However, while not shown for performing the implantation of impurity ions into the n-type semiconductor region 2b, p-type semiconductor region 2a is covered with the resist mask.

【0098】次に、図5(d)に示すように、CVD法によるシリコン酸化膜(図示せず)の堆積と異方性エッチングによるエッチバックとを行って、チャネル調整用サイドウォール6の外側に、幅が150〜200nm程度のLDD用サイドウォール7を形成する。 [0098] Next, as shown in FIG. 5 (d), by performing an etch-back by deposition and anisotropic etching of the silicon oxide film by CVD (not shown), the outer channel adjustment sidewall 6 to, width to form a LDD sidewall 7 of about 150~200nm.

【0099】次に、図5(e)に示すように、p型半導体領域2aでは、各サイドウォール6,7をマスクとして用いて燐イオン(P+ )の注入を行い、ゲート電極5 [0099] Next, as shown in FIG. 5 (e), is implanted phosphorus ions (P +) using the p-type semiconductor region 2a, each side wall 6 and 7 as a mask, the gate electrode 5
と、p型半導体領域2a内のサイドウォール6,7の側方に位置する領域とに燐イオンを導入する。 When, introducing phosphorous ions into a region located on the side of the side wall 6, 7 in the p-type semiconductor region 2a. このときの注入条件は、加速エネルギーが5〜20KeV、注入量が2〜4×10 15 cm -2である。 Injection conditions at this time, an acceleration energy of 5~20KeV, injection volume is 2~4 × 10 15 cm -2. また、n型半導体領域2bでは、各サイドウォール6,7をマスクとして用いてフッ化ホウ素イオン(BF2+)の注入を行い、ゲート電極5と、n型半導体領域2b内のサイドウォール6, Further, the n-type semiconductor region 2b, is implanted boron fluoride ions (BF2 +) with each side wall 6 as a mask, the gate electrode 5, sidewalls 6 in n-type semiconductor region 2b,
7の側方に位置する領域と中にフッ化ホウ素イオンを導入する。 Introducing boron fluoride ions in a region located laterally of 7. このときの注入条件は、加速エネルギーが10 Injection conditions at this time, an acceleration energy of 10
〜30KeV、注入量が1〜4×10 15 cm -2である。 ~30KeV, injection volume is 1~4 × 10 15 cm -2.
ただし、図示しないが一方の半導体領域に不純物イオンの注入を行う間、他の半導体領域はレジストマスクで覆われている。 However, while performing implantation of impurity ions into the semiconductor region of the not shown either, the other semiconductor regions is covered with a resist mask.

【0100】さらに、図5(e)に示す状態で、975 [0100] Further, in the state shown in FIG. 5 (e), 975
〜1050℃,10秒の条件による熱処理を行い、不純物イオン(P+ ,BF2+)を活性化する。 To 1050 ° C., subjected to heat treatment under the condition of 10 seconds, impurity ions (P +, BF2 +) activates. この処理によって、p型半導体領域2aにおいては、ゲート電極5を低抵抗化されたn型ゲート電極5aとするとともに、n This process, in the p-type semiconductor region 2a, with the n-type gate electrode 5a of the gate electrode 5 are low-resistance, n
型低濃度ソース・ドレイン領域10aと、n型高濃度ソース・ドレイン領域12aとを形成する。 -Type low concentration source and drain regions 10a, to form the n-type high-concentration source and drain regions 12a. また、n型半導体領域2bにおいては、ゲート電極5を低抵抗化されたp型ゲート電極5bとするとともに、p型低濃度ソース・ドレイン領域11aと、p型高濃度ソース・ドレイン領域13aとを形成する。 In the n-type semiconductor region 2b, together with the p-type gate electrode 5b of the gate electrode 5 is low resistance, and a p-type low concentration source and drain regions 11a, and a p-type high concentration source and drain regions 13a Form.

【0101】以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。 [0102] The following steps are omitted, by forming the several layers of metal wires via an interlayer insulating film, a semiconductor device is formed.

【0102】本実施形態の工程により形成されるCMO [0102] CMO formed by the process of this embodiment
S型トランジスタは、以下のように、上記第2の実施形態と第3の実施形態の特徴を併せ持つものである。 S-type transistor, as follows, in which both the features of the second embodiment and the third embodiment.

【0103】第1に、nチャネル型トランジスタ,pチャネル型MOSトランジスタ共にチャネル調整用サイドウォール6を形成後、浅い注入で低濃度のソース・ドレイン領域10a,11aを形成するというLDD構造を有するため、各チャネル型MOSトランジスタにおける短チャネル効果を抑制できる。 [0103] to the 1, n-channel transistor, after forming a channel adjustment sidewall 6 to the p-channel type MOS transistor both shallow implanted at low concentration source and drain regions 10a, since it has an LDD structure of forming a 11a It can suppress the short channel effect in each channel type MOS transistor.

【0104】第2に、nチャネル型MOSトランジスタの各ソース・ドレイン領域10a,12aを燐イオンを導入して形成しているので、同じ条件下における熱処理後に、nチャネル型MOSトランジスタの各ソース・ドレイン領域10a,12aをpチャネル型MOSトランジスタのソース・ドレイン領域11a,13aとほぼ同様の形状とすることができ、各MOSトランジスタの性能のバランスがよくなる。 [0104] Second, the source-drain region 10a of the n-channel type MOS transistor, since the formed by introducing phosphorous ions 12a, after the heat treatment under the same conditions, each source of the n-channel type MOS transistor drain region 10a, the source and drain regions 11a of 12a a p-channel type MOS transistor, can be substantially the same shape as 13a, better balanced performance of the MOS transistors.

【0105】第3に、nチャネル型MOSトランジスタのn型ゲート電極5aが燐イオンの注入により形成されているため、pチャネル型MOSトランジスタのp型ゲート電極5bにおいてホウ素イオンが突き抜けを起こさない程度の短時間あるいは低温条件下の熱処理でも、n [0105] Third, since the n-type gate electrode 5a of the n-channel type MOS transistor are formed by implantation of phosphorus ions, the extent that does not cause penetration boron ions in the p-type gate electrode 5b of the p-channel type MOS transistor short time or even the heat treatment of low temperature conditions, n
型ゲート電極5aが十分活性化され、高い駆動力を得ることができる。 -Type gate electrode 5a is sufficiently activated, it is possible to obtain a high driving force.

【0106】(第6の実施形態)次に、本発明の第6の実施形態について、図面を参照しながら説明する。 [0106] Next (sixth embodiment), a sixth embodiment of the present invention will be described with reference to the drawings.

【0107】図6(a)〜図6(d)は、第6の実施形態におけるCMOS型半導体装置の製造工程を示す断面図である。 [0107] FIG. 6 (a) ~ FIG. 6 (d) is a cross-sectional view showing a manufacturing process of a CMOS semiconductor device in the sixth embodiment.

【0108】まず、図6(a)に示すように、p型半導体基板1の上には、nチャネル型MOSトランジスタ形成領域であるp型半導体領域2a(本実施形態では、p [0108] First, as shown in FIG. 6 (a), on the p-type semiconductor substrate 1, the p-type semiconductor region 2a (this embodiment is an n-channel type MOS transistor forming region, p
型半導体基板1と同じ不純物濃度の領域)と、pチャネル型MOSトランジスタ形成領域であるn型半導体領域2bと、p型半導体領域2a−n型半導体領域2b間を分離する素子分離領域3とが形成されている。 Type semiconductor substrate 1 and the area) of the same impurity concentration, and n-type semiconductor region 2b is a p-channel type MOS transistor forming region, and the element isolation region 3 for isolation between the p-type semiconductor region 2a-n-type semiconductor region 2b is It is formed. 上記p型半導体領域2a及びn型半導体領域2bの上に厚みが3 Thickness on the p-type semiconductor region 2a and the n-type semiconductor region 2b is 3
〜5nmのシリコン酸化膜からなるゲート酸化膜4と、 A gate oxide film 4 made of a silicon oxide film of ~ 5 nm,
厚みが100〜200nmのポリシリコン膜からなるゲート電極5とを形成する。 Thickness to form the gate electrode 5 made of a polysilicon film of 100 to 200 nm.

【0109】次に、図6(b)に示すように、CVD法によりゲート電極5の上面及び両側面と基板表面との上に厚みが5〜20nmのシリコン酸化膜9を堆積する。 [0109] Next, as shown in FIG. 6 (b), the thickness on the upper surface and both side surfaces and the substrate surface of the gate electrode 5 by CVD method to deposit a silicon oxide film 9 of 5 to 20 nm.
そして、この状態で、p型半導体領域2aでは、燐イオンの注入によりシリコン酸化膜9の中に燐イオンを導入する。 In this state, the p-type semiconductor region 2a, introducing phosphorous ions into the silicon oxide film 9 by implantation of phosphorus ions. 注入条件は加速エネルギーが3〜10KeV、注入量が5〜8×10 15 cm -2である。 Implantation conditions acceleration energy 3~10KeV, injection volume is 5~8 × 10 15 cm -2. また、n型半導体領域2bでは、シリコン酸化膜9の中にフッ化ホウ素イオンを注入する。 Further, the n-type semiconductor region 2b, implanting boron fluoride ions in the silicon oxide film 9. 注入条件は加速エネルギーが3〜10 Implantation conditions are an acceleration energy of 3 to 10
KeV、注入量が3〜8×10 15 cm -2である。 KeV, injection amount is 3~8 × 10 15 cm -2. これらの注入は,不純物濃度のピークRPが酸化膜中にあり注入の直後には半導体基板中にほとんど不純物イオンが導入されない条件が望ましいが、半導体基板内に相当数の不純物が入るような条件でも酸化膜を介して注入することにより注入時のイオンのチャネリングが抑えられるので浅い接合を形成できる。 These injections, but the conditions are not almost introduced impurity ions into the semiconductor substrate immediately after there injected into the peak RP oxide film an impurity concentration is desired, even under such conditions that a substantial number of impurities into the semiconductor substrate since channeling of the implanted during the ion is suppressed by injecting through the oxide film to form a shallow junction.

【0110】次に、図6(c)に示すように、CVD法によりゲート電極5及びp型半導体基板1の上にシリコン酸化膜を堆積した後、異方性ドライエッチングを行ってシリコン酸化膜9をエッチバックしゲート電極5の両側面上に幅が120〜200nmのチャネル調整用サイドウォール6を形成する。 [0110] Next, as shown in FIG. 6 (c), after depositing a silicon oxide film on the gate electrode 5 and the p-type semiconductor substrate 1 by CVD, a silicon oxide film by anisotropic dry etching 9 a width in the etched back on both sides of the gate electrode 5 to form a channel adjustment sidewall 6 of 120~200Nm. このチャネル調整用サイドウォール6の形成時に異方性ドライエッチによって、ゲート電極や基板表面の熱酸化膜はエッチングされる。 By anisotropic dry etching in the formation of the channel adjustment sidewall 6, a thermal oxide film of the gate electrode and the substrate surface is etched. そして、図6(c)に示す状態で、p型半導体領域2aにおいては、チャネル調整用サイドウォール6をマスクとして用いて燐イオン(P+ )の注入を行い、ゲート電極5 Then, in the state shown in FIG. 6 (c), in the p-type semiconductor region 2a, is implanted phosphorus ions (P +) using the channel adjustment sidewall 6 as a mask, the gate electrode 5
と、p型半導体領域2a内のサイドウォール6の側方に位置する領域12とに燐イオンを導入する。 When, introducing phosphorous ions into a region 12 located on the side of the side wall 6 in the p-type semiconductor region 2a. このときの注入条件は、加速エネルギーが5〜20KeV、注入量が2〜4×10 15 cm -2である。 Injection conditions at this time, an acceleration energy of 5~20KeV, injection volume is 2~4 × 10 15 cm -2. ただし、図示しないがp型半導体領域2aに不純物イオンの注入を行う間、n However, while not shown for performing the implantation of impurity ions into the p-type semiconductor region 2a, n
型半導体領域2bはレジストマスクで覆われている。 -Type semiconductor region 2b is covered with a resist mask. また、n型半導体領域2bにおいては、チャネル調整用サイドウォール6をマスクとして用いてフッ化ホウ素イオン(BF2+)の注入を行い、ゲート電極5と、n型半導体領域2b内のサイドウォール6の側方に位置する領域13とにフッ化ホウ素イオンを導入する。 In the n-type semiconductor region 2b, is implanted boron fluoride ions (BF2 +) by using the channel adjustment sidewall 6 as a mask, the gate electrode 5, the side of the side wall 6 in the n-type semiconductor region 2b introducing boron fluoride ions in a region 13 located towards. このときの注入条件は、加速エネルギーが10〜30KeV、注入量が1〜4×10 15 cm -2である。 Injection conditions at this time, an acceleration energy of 10 to 30 keV, implantation dose is 1~4 × 10 15 cm -2. ただし、図示しないがn型半導体領域2bに不純物イオンの注入を行う間、p However, while not shown for performing the implantation of impurity ions into the n-type semiconductor region 2b, p
型半導体領域2aはレジストマスクで覆われている。 Type semiconductor region 2a is covered with the resist mask.

【0111】次に、図6(d)に示すように、975〜 [0111] Next, as shown in FIG. 6 (d), 975~
1050℃,10秒の条件下で熱処理を行い、不純物イオン(P+ ,BF2+)を活性化すると同時にL字状のシリコン酸化膜9内の不純物イオンを半導体基板内に拡散させる。 1050 ° C., subjected to heat treatment under the conditions of 10 seconds, impurity ions (P +, BF2 +) and to diffuse the impurity ions in the silicon oxide film 9 at the same time L-shape upon activation in a semiconductor substrate. この処理によって、各領域2a,2b上のゲート電極5を低抵抗化されたn型ゲート電極5a及びp型ゲート電極5bとし、n型高濃度ソース・ドレイン領域12aとp型高濃度ソース・ドレイン領域13aとを形成するとともに、nチャネル型MOSトランジスタでは燐イオンをp型半導体領域2a内に拡散させ、pチャネル型MOSトランジスタではホウ素イオンをn型半導体領域2b内に拡散させて、それぞれn型低濃度ソース・ This process, each area 2a, the gate electrode 5 on 2b is set to a low resistance n-type gate electrode 5a and the p-type gate electrode 5b, the n-type high-concentration source and drain regions 12a and p-type high concentration source and drain thereby forming a region 13a, the n-channel type MOS transistor is diffused phosphorus ions into p-type semiconductor region 2a, and the p-channel type MOS transistor by diffusing boron ions into the n-type semiconductor region 2b, n-type, respectively low-concentration source
ドレイン領域10a及びp型低濃度ソース・ドレイン領域11aを形成する。 Forming a drain region 10a and a p-type low concentration source and drain regions 11a. この場合、nチャネル型MOSトランジスタ,pチャネル型MOSトランジスタのいずれにおいても、低濃度ソース・ドレイン領域における拡散深さXjが20〜40nmで、表面の不純物濃度Cfが2〜8×10 20 cm -3である。 In this case, n-channel MOS transistors, in each of the p-channel type MOS transistor, the diffusion depth Xj in the low concentration source and drain regions 20 to 40 nm, the impurity concentration Cf is 2 to 8 × 10 surface 20 cm - 3. また、nチャネル型MO In addition, n-channel type MO
Sトランジスタ,pチャネル型MOSトランジスタのいずれにおいても、高濃度ソース・ドレイン領域における拡散深さXjが100〜150nmで、表面の不純物濃度Cfが1〜10×10 20 cm -3である。 S transistor, in any of the p-channel type MOS transistor, the diffusion depth Xj in the heavily doped source and drain regions 100 to 150 nm, the impurity concentration Cf of the surface is 1~10 × 10 20 cm -3.

【0112】以下の工程は省略するが、層間絶縁膜を介して何層かの金属配線を形成することで、半導体装置が形成される。 [0112] The following steps are omitted, by forming the several layers of metal wires via an interlayer insulating film, a semiconductor device is formed.

【0113】本実施形態では、低濃度ソース・ドレイン領域10a,11aを通常のイオン注入ではなく、シリコン酸化膜9からの不純物イオンの拡散によって形成することが大きな特徴である。 [0113] In this embodiment, the low concentration source and drain regions 10a, 11a rather than the conventional ion implantation, a significant feature be formed by diffusion of impurity ions from the silicon oxide film 9. この方法によると、低濃度ソース・ドレイン領域10a,11aの深さを非常に浅くし、かつその不純物濃度を高くすることが可能である。 According to this method, it is possible to lightly doped source and drain regions 10a, very shallow depth of 11a, and a higher impurity concentration. その結果、低濃度ソース・ドレイン領域の寄生抵抗(シート抵抗)を小さくしながら同時に短チャネル効果の発生を抑制し得るデバイスが得られる。 As a result, the device capable of suppressing the occurrence of the short channel effect while simultaneously reducing the parasitic resistance of the low-concentration source and drain regions (sheet resistance) is obtained.

【0114】(第7の実施形態)次に、本発明の第7の実施形態について図を参照しながら説明する。 [0114] (Seventh Embodiment) will now be described with reference to FIG seventh embodiment of the present invention.

【0115】図7(a)〜(e)は、第7の実施形態におけるCMOS型半導体装置の製造工程を示す断面図である。 [0115] FIG. 7 (a) ~ (e) are cross-sectional views showing a manufacturing process of a CMOS semiconductor device in the seventh embodiment.

【0116】ここで、本実施形態の図7(a)〜図7 [0116] Here, FIG. 7 (a) ~ view of the embodiment 7
(e)に示す工程は、上記第6実施形態における図6 Step shown in (e) is a diagram in the sixth embodiment 6
(a)〜図6(d)に示す工程と基本的には同じである。 (A) The process basically shown in to FIG. 6 (d) it is the same. ただし、図7(b)に示す工程において、本実施形態では、第6実施形態におけるCVD法に代えて、熱酸化法によりシリコン酸化膜8を形成し、このシリコン酸化膜8内に不純物イオンを注入し、後にこのシリコン酸化膜8からの不純物イオンの拡散によって、低濃度ソース・ドレイン領域10a,11aを形成するようにしている。 However, in the step shown in FIG. 7 (b), in the present embodiment, instead of the CVD method in the sixth embodiment, the silicon oxide film 8 is formed by thermal oxidation, impurity ions into the silicon oxide film 8 It injected, later by the diffusion of impurity ions from the silicon oxide film 8, so as to form lightly doped source and drain regions 10a, the 11a. また、図7(c)は、図6(b)に示す工程と図6(c)に示す工程との間の工程(LDD用サイドウォールを形成した後不純物イオンを注入する前の状態)をより詳細に示している。 Further, FIG. 7 (c), the step (a state before implanting impurity ions after forming the LDD sidewall) between the steps shown in process and FIG. 6 (c) of FIG. 6 (b) It is shown in more detail.

【0117】したがって、本実施形態の製造工程で形成されたCMOS型トランジスタは、上記第6実施形態におけるCMOSトランジスタと同様の利点を有する。 [0117] Thus, CMOS transistor formed in the manufacturing process of this embodiment has the same advantages as CMOS transistors in the sixth embodiment. 加えて、ゲート電極を構成するポリシリコン膜を酸化して形成される熱酸化膜を利用することにより、ゲート容量とゲート・ドレイン間容量とを小さくでき、トランジスタで構成される回路の動作を高速化できる。 In addition, high speed by utilizing a thermal oxide film formed by oxidizing the polysilicon film constituting the gate electrode, can be reduced and the gate capacitance and the gate-drain capacitance, the operation of the circuit formed by transistors possible reduction.

【0118】ただし、熱酸化膜からの不純物拡散は、C [0118] However, the impurity diffusion from the thermal oxide film, C
VD酸化膜からの拡散より高温で行うか、あるいは酸化膜中への注入条件を変える必要がある。 Whether to perform than diffusion from VD oxide film at high temperature, or it is necessary to change the implantation conditions to the oxidation film.

【0119】最後に、本発明をSOI(Silicon On Ins [0119] Finally, the present invention SOI (Silicon On Ins
ulator)基板を用い応用した例について簡単に説明する。 Briefly described example of application using Ulator) substrate. 従来のSOI−MOSデバイスは埋め込み酸化膜があるため基板の電位が取れないことが大きな欠点であった。 Conventional SOI-MOS device that can not take the potential of the substrate because of the buried oxide film was great disadvantage. すなわち、チャネルを流れるキャリアがインパクトイオン化を起こし電子、ホール対が発生すると、基板の電位を取っていないためホールが基板内にとどまりトランジスタの特性を著しく劣化させる。 That is, the electronic cause carrier impact ionization flowing through the channel, the hole pairs are generated, holes significantly degrade the characteristics of the transistor remains in the substrate for not taking the potential of the substrate. それに対し、本発明をSOI−MOSデバイスに適用すると、ソース・ドレイン領域が燐イオンを導入して形成されているために、ドレイン付近の電界が弱められキャリアがインパクトイオン化を起こす確率が減少する。 In contrast, when the present invention is applied to SOI-MOS device, in order to the source and drain regions are formed by introducing phosphorous ions, the probability that carriers are weakened electric field near the drain causing impact ionization is reduced. したがって、デバイスの劣化を有効に防止することができ、従来より耐圧が高く動作精度の良いデバイスが得られる。 Therefore, it is possible to effectively prevent deterioration of the device, the device may withstand voltage is higher operation accuracy than the conventional can be obtained.

【0120】 [0120]

【発明の効果】請求項1〜8によれば、MIS型半導体装置の製造方法として、ゲート電極の両側面上にチャネル調整用サイドウォールを形成し、チャネル調整用サイドウォールをマスクとしてゲート電極及び半導体基板に燐イオンを注入し、低抵抗のn型ゲート電極とn型ソース・ドレイン領域とを形成するようにしたので、砒素イオンよりもイオン半径の小さい燐イオンの導入により形成されたn型ソース・ドレイン領域のジャンクションにおけるリーク電流の低減と、GIDL電流の低減と、寄生容量の低減と、ホットキャリアの発生に起因する特性の劣化の防止とを図ることができ、よって、リーク電流の少ない駆動能力の大きい,かつ信頼性の高いMIS型半導体装置の提供を図ることができる。 EFFECT OF THE INVENTION According to claims 1-8, as a method for producing a MIS-type semiconductor device, on both sides of the gate electrode to form a channel adjustment sidewall gate electrode and the channel adjustment sidewalls as a mask implanting phosphorus ions into the semiconductor substrate, since the form of the low resistance n-type gate electrode and n-type source and drain regions, n-type formed by introduction of ionic radii smaller phosphorous ions than arsenic ions reduction of the leakage current in the junction of the source and drain regions, reduction of GIDL current, reduction of parasitic capacitance, it is possible to achieve the prevention of the deterioration of characteristics caused by the occurrence of hot carriers, thus, low leakage current driving ability larger, and it is possible to provide a highly reliable MIS type semiconductor device.

【0121】また、CMIS型半導体装置を形成する場合には、p型ゲート電極におけるボロンの突き抜けを起こさない程度の熱処理によってn型ゲート電極の空乏化を抑制することができ、よって、pチャネル型MISトランジスタとnチャネル型MISトランジスタとの性能のバランスのとれた高い駆動力を有するCMIS型半導体装置の提供を図ることができる。 [0121] In the case of forming a CMIS type semiconductor device, it is possible to suppress the depletion of the n-type gate electrode by a heat treatment to the extent that does not cause the penetration of boron in the p-type gate electrode, thus, p-channel type it is possible to provide the CMIS type semiconductor device having a balanced high driving force of the balance of the performance of the MIS transistor and the n-channel type MIS transistor.

【0122】請求項9〜12によれば、L字状のチャネル調整用絶縁膜の上にLDD用絶縁膜を形成し、LDD [0122] According to claim 9 to 12, an LDD insulating film is formed on the L-shaped channel adjusting insulating film, LDD
構造のnチャネル型MISトランジスタを形成するとともに、高濃度ソース・ドレイン領域はゲート電極と同時の燐イオン注入により、低濃度ソース・ドレイン領域はチャネル調整用絶縁膜からの燐イオンの拡散によりそれぞれ形成するようにしたので、ソース・ドレイン領域のシート抵抗値を小さくしたままで短チャネル効果の防止機能の高いnチャネル型トランジスタを搭載したMIS To form a n-channel type MIS transistor structure, each formed by phosphorus ion implantation of the high-concentration source and drain regions simultaneously with the gate electrode, lightly doped source and drain regions by diffusion of phosphorus ions from the channel adjusting insulating film since the way, MIS equipped with high n-channel transistor of prevention of the short channel effect while reducing the sheet resistance of the source and drain regions
型半導体装置の提供を図ることができる。 It is possible to provide a type semiconductor device.

【0123】請求項13によれば、各請求項において、 [0123] According to claim 13, in the claims,
半導体基板をSOI基板としたので、インパクトイオン化に起因する劣化の少ないSOI−MIS型半導体装置の提供を図ることができる。 Since the semiconductor substrate and an SOI substrate, it is possible to provide a deterioration less SOI-MIS type semiconductor device due to impact ionization.

【0124】請求項14〜17によれば、半導体基板上に少なくともnチャネル型MISトランジスタを搭載してなるMIS型半導体装置として、nチャネル型MIS [0124] According to claim 14 to 17, as a MIS-type semiconductor device formed by mounting at least n-channel type MIS transistor on a semiconductor substrate, the n-channel type MIS
トランジスタを、ゲート絶縁膜と、導電体膜に燐イオンを注入して形成されたn型ゲート電極と、n型ゲート電極の両側面上に設けられたチャネル調整用サイドウォールと、n型ゲート電極への燐イオンの導入と同時に燐イオンを注入して形成されたn型ソース・ドレイン領域とを備える構成としたので、リーク電流の少ない,駆動力の高い,かつ信頼性の高いnチャネル型MISトランジスタを搭載したMIS型半導体装置又はCMIS型半導体装置の提供を図ることができる。 Transistor, a gate insulating film, and the n-type gate electrode formed by implanting phosphorous ions to the conductive film, and a channel adjusting sidewall provided on both sides of the n-type gate electrode, the n-type gate electrode since a configuration and a deployment and n-type source and drain regions formed by implanting phosphorous ions at the same time phosphorus ions to, low leakage current, high driving force, and reliable n-channel type MIS it is possible to provide a MIS-type semiconductor device or a CMIS type semiconductor device equipped with a transistor.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施形態におけるnチャネル型MOSトランジスタの製造工程を示す断面図である。 1 is a cross-sectional view showing a manufacturing step of the n-channel type MOS transistor according to the first embodiment.

【図2】第2の実施形態におけるnチャネル型MOSトランジスタの製造工程を示す断面図である。 2 is a cross-sectional view showing a manufacturing step of the n-channel type MOS transistor according to the second embodiment.

【図3】第3の実施形態におけるLDD構造を有するn [3] n having a LDD structure in the third embodiment
チャネル型MOSトランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of a channel type MOS transistor.

【図4】第4の実施形態における相補型MOSトランジスタの製造工程を示す断面図である。 4 is a cross-sectional view showing a manufacturing process of the complementary MOS transistor in the fourth embodiment.

【図5】第5の実施形態におけるLDD構造を有する相補型MOSトランジスタの製造工程を示す断面図である。 5 is a cross-sectional view showing the manufacturing process of the complementary MOS transistor having the LDD structure in the fifth embodiment.

【図6】第6の実施形態における相補型MOSトランジスタの製造工程を示す断面図である。 6 is a cross-sectional view showing a manufacturing process of the complementary MOS transistor in the sixth embodiment.

【図7】第7の実施形態における相補型MOSトランジスタの製造工程を示す断面図である。 7 is a cross-sectional view showing a manufacturing process of the complementary MOS transistor according to the seventh embodiment.

【図8】燐イオンを注入して形成されたソース・ドレイン領域と砒素イオンを注入して形成されたソース・ドレイン領域とにおける接合リーク電流をそれぞれ示す図である。 [8] The junction leakage current in the phosphorus ions implanted to form a source-drain region and the source and drain regions formed arsenic ions are implanted is a diagram showing respectively.

【図9】燐イオンを注入して形成されたソース・ドレイン領域と砒素イオンを注入して形成されたソース・ドレイン領域とにおける接合容量を示す図である。 9 is a diagram showing the junction capacitance of the phosphorus ions implanted source and drain regions and arsenic ions formed by the injection to form the source and drain regions.

【図10】燐イオンを注入して形成されたn型ゲート電極と砒素イオンを注入して形成されたn型ゲート電極とにおけるシート抵抗を示す図である。 10 is a diagram showing a sheet resistance of the phosphorus ion is implanted formed an n-type gate electrode and the n-type gate electrode arsenic ions are formed by implanting.

【図11】従来の相補型MOSトランジスタの製造工程を示す断面図である。 11 is a cross sectional view showing a manufacturing process of a conventional complementary MOS transistors.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板 2a p型半導体領域 2b n型半導体領域 3 素子分離領域 4 ゲート酸化膜 5 ゲート電極 6 チャネル調整用サイドウォール 7 LDD用サイドウォール 8 シリコン酸化膜 9 シリコン酸化膜 10a n型ソース・ドレイン領域(n型低濃度ソース・ドレイン領域) 11a p型ソース・ドレイン領域(p型低濃度ソース・ドレイン領域) 12a n型高濃度ソース・ドレイン領域 13a p型高濃度ソース・ドレイン領域 5a n型ゲート電極 5b p型ゲート電極 1 semiconductor substrate 2a p-type semiconductor region 2b n-type semiconductor region 3 the isolation region 4 gate oxide film 5 the gate electrode 6 channel adjustment sidewall 7 LDD sidewall 8 silicon oxide film 9 silicon oxide film 10a n-type source and drain regions (n-type low concentration source and drain regions) 11a p-type source and drain regions (p-type low concentration source and drain regions) 12a n-type high-concentration source and drain regions 13a p-type high concentration source and drain regions 5a n-type gate electrode 5b p-type gate electrode

Claims (17)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板上のnチャネル型MISトランジスタ形成領域の上にゲート絶縁膜を形成する第1の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第2の工程と、 上記ゲート電極の両側面上にチャネル調整用サイドウォールを形成する第3の工程と、 上記nチャネル型MISトランジスタ形成領域において、上記チャネル調整用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に燐イオンを注入する第4の工程と、 熱処理により上記燐イオンを拡散,活性化させて、上記ゲート電極を低抵抗のn型ゲート電極にするとともに上記半導体基板内の上記n型ゲート電極の両側方に位置する領域にn型ソース・ドレイン領域を形成する第5の工程とを備えていることを特徴とするMIS型半導体装置の製 1. A first step of forming a gate insulating film on the n-channel type MIS transistor formation region on a semiconductor substrate, a second step of forming a gate electrode on the gate insulating film, the gate phosphorus a third step of forming a channel adjustment sidewalls on both sides of the electrode, in the n-channel type MIS transistor forming region, inside of the gate electrode and the semiconductor substrate to the channel adjustment sidewalls as a mask a fourth step of implanting ions, heat treatment by diffusion the phosphorous ions, by activating, both sides of the n-type gate electrode in the semiconductor substrate as well as the n-type gate electrode of low resistance of the gate electrode it is characterized in that a fifth step of forming a n-type source and drain regions in the regions located manufacturing the MIS type semiconductor device 方法。 Method.
  2. 【請求項2】 請求項1記載のMIS型半導体装置の製造方法において、 上記第3の工程で形成されるチャネル調整用サイドウォールの厚みは、40〜100nmであり、 上記第4の工程における燐イオンの注入条件は、加速エネルギーが5〜20keVで、注入量が2〜4×10 15 2. A method for producing a MIS-type semiconductor device according to claim 1, wherein said third thickness of the channel adjustment sidewall formed in step is 40 to 100 nm, the phosphorus in the fourth step implantation conditions ions, the acceleration energy is in 5~20KeV, the amount of implanted 2 to 4 × 10 15
    cm -2であることを特徴とするMIS型半導体装置の製造方法。 method for producing a MIS-type semiconductor device which is a cm -2.
  3. 【請求項3】 請求項1記載のMIS型半導体装置の製造方法において、 上記第4の工程では、低濃度の燐イオンを注入し、 上記第4の工程の後かつ上記第5の工程の前に、上記チャネル調整用サイドウォールの上にLDD用サイドウォールを形成する工程と、上記LDD用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度の燐イオンを注入する工程とをさらに備え、 上記第5の工程では、上記高濃度の燐イオンを拡散,活性化させて、上記半導体基板内の上記n型ソース・ドレイン領域の外側にn型高濃度ソース・ドレイン領域を形成することを特徴とするMIS型半導体装置の製造方法。 3. A method for producing a MIS-type semiconductor device according to claim 1, wherein, in the fourth step, injecting a low concentration of phosphorus ions, prior to said fourth and said fifth step after step in a step of forming an LDD sidewall on said channel adjustment sidewall, and a step of injecting a high concentration of phosphorus ions into the interior of the gate electrode and the semiconductor substrate to the LDD sidewall as a mask further comprising, in the fifth step, diffusing phosphorous ions of the high density, by activating, to form an n-type high-concentration source and drain regions outside the n-type source and drain regions in said semiconductor substrate method for producing a MIS-type semiconductor device, characterized in that.
  4. 【請求項4】 請求項3記載のMIS型半導体装置の製造方法において、 上記第3の工程で形成されるチャネル調整用サイドウォールの厚みは、30〜70nmであり、 上記第4の工程における燐イオンの注入条件は、加速エネルギーが5〜20keVで、注入量が1〜5×10 14 4. A method for producing a MIS-type semiconductor device according to claim 3, wherein the third thickness of the channel adjustment sidewall formed in step is 30 to 70 nm, the phosphorus in the fourth step implantation conditions ions, the acceleration energy is in 5~20KeV, the amount of implanted 1 to 5 × 10 14
    cm -2であり、 上記高濃度の燐イオンを注入する工程における燐イオンの注入条件は、加速エネルギーが5〜20keVで、注入量が2〜4×10 15 cm -2であることを特徴とするM a cm -2, the implantation conditions of phosphorus ions in the step of implanting phosphorous ions of the high concentration at an acceleration energy of 5~20KeV, and wherein the injection amount is 2~4 × 10 15 cm -2 M to
    IS型半導体装置の製造方法。 Method of manufacturing IS type semiconductor device.
  5. 【請求項5】 請求項1記載のMIS型半導体装置の製造方法において、 上記第1〜第3の工程では、半導体基板上のpチャネル型MISトランジスタ形成領域の上にも、上記nチャネル型MISトランジスタ形成領域におけると同様のゲート絶縁膜,ゲート電極及びチャネル調整用サイドウォールを形成し、 上記第3の工程の後上記第5の工程の前に、上記pチャネル型MISトランジスタ形成領域において、上記チャネル調整用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部にp型不純物イオンを注入する工程をさらに備え、 上記第5の工程では、上記pチャネル型MISトランジスタ形成領域のゲート電極を低抵抗のp型ゲート電極にするとともに上記半導体基板内の上記p型ゲート電極の両側方に位置する 5. A method for producing a MIS-type semiconductor device according to claim 1, wherein the aforementioned first to third step, also on the p-channel type MIS transistor formation region on a semiconductor substrate, the n-channel type MIS similar gate insulating film as in the transistor forming region, a gate electrode and a channel adjusting sidewalls, prior to said third of said fifth step after step, in the p-channel type MIS transistor forming region, the further comprising the step of implanting p-type impurity ions channels adjustment sidewall as a mask to the inside of the gate electrode and the semiconductor substrate, in the fifth step, the gate electrode of the p-channel MIS transistor region low located on both sides of the p-type gate electrode in the semiconductor substrate while the p-type gate electrode of the resistance 領域にp型ソース・ドレイン領域を形成することを特徴とするMIS型半導体装置の製造方法。 Method for producing a MIS-type semiconductor device, and forming a p-type source and drain regions in the region.
  6. 【請求項6】 請求項5記載のMIS型半導体装置の製造方法において、 上記第4の工程では、低濃度の燐イオンを注入し、 上記p型不純物イオンを注入する工程では、低濃度のp 6. The method for producing a MIS-type semiconductor device according to claim 5, wherein, in the fourth step, in the step of injecting a low concentration of phosphorus ions are implanted the p-type impurity ions, a low concentration of p
    型不純物イオンを注入し、 上記第4の工程及びp型不純物イオンを注入する工程の後、かつ上記第5の工程の前に、上記チャネル調整用サイドウォールの側面上にLDD用サイドウォールを形成する工程と、 上記nチャネル型MISトランジスタ形成領域において、上記LDD用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度の燐イオンを注入する工程と、 上記pチャネル型MISトランジスタ形成領域において、上記LDD用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度のp型不純物イオンを注入する工程とをさらに備え、 上記第5の工程では、上記高濃度の燐イオンと上記高濃度のp型不純物イオンとを拡散,活性化させて、上記n Implanting impurity ions, after the step of injecting the fourth step and the p-type impurity ions, and before the fifth step, forming an LDD sidewall on a side surface of the channel adjustment sidewall a step of, in the n-channel type MIS transistor forming region, implanting a high concentration of phosphorus ions into the interior of the gate electrode and the semiconductor substrate to the LDD sidewall as a mask, the p-channel type MIS transistor formed in the region, further comprising the step of implanting p-type impurity ions inside a high concentration of the gate electrode and the semiconductor substrate with the LDD sidewall as a mask, in the fifth step, the high concentration of phosphorus ions a p-type impurity ions of the high-concentration diffusion, by activating the said n
    型ソース・ドレイン領域の外側にn型高濃度ソース・ドレイン領域を形成するとともに、上記p型ソース・ドレイン領域の外側にp型高濃度ソース・ドレイン領域を形成することを特徴とするMIS型半導体装置の製造方法。 Outside of type source and drain regions to form the n-type high-concentration source and drain regions, MIS-type semiconductor and forming a p-type high concentration source and drain regions outside the p-type source and drain regions manufacturing method of the device.
  7. 【請求項7】 請求項1又は3記載のMIS型半導体装置の製造方法において、 上記第3の工程は、 上記半導体基板とゲート電極との露出した部分を酸化して、全面上に酸化膜を形成する工程と、 異方性エッチングにより上記酸化膜をエッチバックし、 7. The manufacturing method of the MIS-type semiconductor device according to claim 1 or 3, wherein said third step is to oxidize the exposed portion between the semiconductor substrate and the gate electrode, the oxide film on the entire surface forming, by etching back the oxide film by anisotropic etching,
    上記ゲート電極の両側面上に上記酸化膜の一部をチャネル調整用サイドウォールとして残置させる工程とを含むことを特徴とするMIS型半導体装置の製造方法。 Method for producing a MIS-type semiconductor device which comprises a step of leaving as a channel for adjusting the sidewall portions of the oxide film on both sides of the gate electrode.
  8. 【請求項8】 請求項1又は3記載のMIS型半導体装置の製造方法において、 上記第5の工程では、975〜1050℃,約10秒間のRTA処理を行うことを特徴とするMIS型半導体装置の製造方法。 8. The manufacturing method of the MIS type semiconductor device according to claim 1 or 3, wherein, in the fifth step, MIS-type semiconductor device which is characterized in that from 975 to 1,050 ° C., the RTA treatment of about 10 seconds the method of production.
  9. 【請求項9】 半導体基板のnチャネル型MISトランジスタ形成領域の上にゲート絶縁膜を形成する第1の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第2の工程と、 上記半導体基板及びゲート電極の上にチャネル調整用絶縁膜を形成する第3の工程と、 上記nチャネル型MISトランジスタ形成領域上の上記チャネル調整用絶縁膜内に燐イオンを導入する第4の工程と、 上記チャネル調整用絶縁膜の上にLDD用絶縁膜を堆積する第5の工程と、 異方性エッチングにより上記チャネル調整用絶縁膜及び上記LDD用絶縁膜を同時にエッチバックして、上記ゲート電極の両側面上にほぼL字型のチャネル調整用絶縁膜とLDD用絶縁膜とをサイドウォールとして残置させる第6の工程と、 上記nチャネル型MISトランジスタ形 A first step of forming a 9. gate insulating film on the n-channel type MIS transistor forming region of a semiconductor substrate, a second step of forming a gate electrode on the gate insulating film, the semiconductor substrate and a third step of forming a channel adjusting insulating film on the gate electrode, and a fourth step of introducing phosphorus ions into the n-channel type MIS transistor formed above a channel adjusting insulating lining on the region, the a fifth step of depositing an LDD insulating film on the channel adjusting insulating film, and simultaneously etching back the channel adjusting insulating film and the LDD insulating film by anisotropic etching, both sides of the gate electrode a sixth step of leaving a generally L-shaped channel adjusted insulating film on the surface and the LDD insulating film as the sidewall, the n-channel type MIS transistor type 成領域において、上記サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度の燐イオンを注入する第7の工程と、 熱処理により、上記各工程で注入された燐イオンを拡散,活性化させて、上記ゲート電極を低抵抗のn型ゲート電極にするとともに上記半導体基板内の上記サイドウォールの側方に位置する領域にn型高濃度ソース・ドレイン領域を形成する一方、上記半導体基板内の上記ゲート電極の下方に位置する領域と上記n型高濃度ソース・ In forming regions, diffusion and seventh step of injecting a high concentration of phosphorus ions into the interior of the gate electrode and the semiconductor substrate to the side walls as a mask, by heat treatment, the phosphorus ions implanted in the above step, the active by reduction, while forming the n-type high-concentration source and drain regions in the regions located on the side of the side walls in the semiconductor substrate as well as the n-type gate electrode of low resistance said gate electrode, said semiconductor substrate region and the n-type high concentration which is located below the gate electrode of the inner source
    ドレイン領域との間にn型低濃度ソース・ドレイン領域を形成する第8の工程とを備えていることを特徴とするMIS型半導体装置の製造方法。 Method for producing a MIS-type semiconductor device characterized in that it comprises an eighth step of forming a n-type low concentration source and drain regions between the drain region.
  10. 【請求項10】 請求項9記載のMIS型半導体装置の製造方法において、 上記第1〜第3の工程では、半導体基板のpチャネル型MISトランジスタ形成領域の上にも、上記nチャネル型MISトランジスタ形成領域におけると同様のゲート絶縁膜,ゲート電極及びチャネル調整用絶縁膜を形成し、 上記第3の工程の後上記第5の工程の前に、上記pチャネル型MISトランジスタ形成領域上の上記チャネル調整用絶縁膜内にp型不純物イオンを導入する工程をさらに備え、 上記第5,第6の工程では、上記pチャネル型MISトランジスタ形成領域内においても、上記nチャネル型M 10. The method of manufacturing a MIS-type semiconductor device according to claim 9, wherein the aforementioned first to third step, also on the p-channel type MIS transistor forming region of the semiconductor substrate, the n-channel type MIS transistor similar gate insulating film as in the formation region, a gate electrode and a channel adjusting insulating film, the third prior to said fifth step after step, the p-channel type MIS transistor forming region on the channel further comprising the step of introducing the p-type impurity ions to the adjusting insulating lining, the fifth, the sixth step, in the p-channel type MIS transistor forming region, the n-channel type M
    ISトランジスタ形成領域におけると同様のLDD用絶縁膜及びL字型のチャネル調整用絶縁膜とからなるサイドウォールを形成し、 上記第6の工程の後上記第8の工程の前に、上記pチャネル型MISトランジスタ形成領域において、上記サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に高濃度のp型不純物イオンを注入する工程をさらに備え、 上記第8の工程では、上記pチャネル型MISトランジスタ形成領域においても、上記各工程で注入されたp型不純物イオンを拡散,活性化させて、上記ゲート電極を低抵抗のp型ゲート電極にするとともに上記半導体基板内の上記サイドウォールの側方に位置する領域にp型高濃度ソース・ドレイン領域を形成する一方、上記半導体基板内の上記ゲート電極の下方 Forming a side wall made of the same LDD insulating film and an L-shaped channel adjusting insulating film as in the IS transistor forming region, prior to the sixth to the eighth step after step, the p-channel in type MIS transistor forming region, further comprising the step of injecting a high concentration of p-type impurity ions in the interior of the gate electrode and the semiconductor substrate to the side walls as a mask, in the eighth step, the p-channel type MIS also in the transistor formation region, diffusing the implanted p-type impurity ions in the above step, by activating, the sides of the side walls in the semiconductor substrate while the p-type gate electrode of low resistance of the gate electrode while forming the p-type high concentration source and drain regions in the regions located, below the gate electrode in said semiconductor substrate 位置する領域と上記p Position region and the p
    型高濃度ソース・ドレイン領域との間にp型低濃度ソース・ドレイン領域を形成することを特徴とするMIS型半導体装置の製造方法。 Method for producing a MIS-type semiconductor device, and forming a p-type low concentration source and drain regions between -type high concentration source and drain regions.
  11. 【請求項11】 請求項9記載のMIS型半導体装置の製造方法において、 上記第3の工程では、上記半導体基板とゲート電極との露出した部分を酸化して、全面上に酸化膜を形成することを特徴とするMIS型半導体装置の製造方法。 11. The method of manufacturing a MIS-type semiconductor device according to claim 9, wherein, in the third step, oxidizing the exposed portion between the semiconductor substrate and the gate electrode, an oxide film is formed on the entire surface method for producing a MIS-type semiconductor device, characterized in that.
  12. 【請求項12】 請求項9記載のMIS型半導体装置の製造方法において、 上記第8の工程では、975〜1050℃,約10秒間のRTA処理を行うことを特徴とするMIS型半導体装置の製造方法。 12. The manufacturing method of the MIS-type semiconductor device according to claim 9, production of the in the eighth step, MIS-type semiconductor device which is characterized in that from 975 to 1,050 ° C., the RTA treatment of about 10 seconds Method.
  13. 【請求項13】 請求項1又は9記載のMIS型半導体装置の製造方法において、 上記半導体基板がSOI基板であることを特徴とするM 13. The method of MIS type semiconductor device according to claim 1 or 9, wherein, characterized in that said semiconductor substrate is a SOI substrate M
    IS型半導体装置の製造方法。 Method of manufacturing IS type semiconductor device.
  14. 【請求項14】 半導体基板上に少なくともnチャネル型MISトランジスタを搭載してなるMIS型半導体装置であって、 上記nチャネル型MISトランジスタは、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に設けられた導電体膜に燐イオンを注入して形成されたn型ゲート電極と、 上記n型ゲート電極の両側面上に設けられたチャネル調整用サイドウォールと、 上記半導体基板内の上記n型ゲート電極の両側方に位置する領域に上記n型ゲート電極への燐イオンの注入と同時に燐イオンを注入して形成されたn型ソース・ドレイン領域とを備えていることを特徴とするMIS型半導体装置。 14. A MIS semiconductor device formed by mounting at least n-channel type MIS transistor on a semiconductor substrate, the n-channel type MIS transistor, a gate insulating film formed on said semiconductor substrate, said and n-type gate electrode formed by implanting phosphorous ions to the conductor film provided on the gate insulating film, a channel adjustment sidewall provided on both sides of the n-type gate electrode, the semiconductor substrate by being provided with a said n-type gate n-type source and drain regions formed by implanting phosphorus ions simultaneously with implantation of phosphorus ions in a region located on both sides into the n-type gate electrode of the electrode of the inner MIS semiconductor device according to claim.
  15. 【請求項15】 請求項14記載のMIS型半導体装置において、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に設けられた導電体膜にp型不純物を注入して形成されたp型ゲート電極と、 上記p型ゲート電極の両側面上に設けられたチャネル調整用サイドウォールと、 上記半導体基板内の上記p型ゲート電極の両側方に位置する領域に上記p型ゲート電極へのp型不純物イオンの注入と同時にp型不純物イオンを注入して形成されたp 15. The MIS type semiconductor device according to claim 14, formed by implanting the above semiconductor substrate on the gate insulating film formed on the p-type impurity to the conductor film provided on the gate insulating film a p-type gate electrode, the p-type channel adjust sidewall provided on the both side surfaces of the gate electrode, the p-type the p-type gate regions located on both sides of the gate electrode in the semiconductor substrate p which is formed by implanting p-type impurity ions simultaneously with implantation of the p-type impurity ions to the electrode
    型ソース・ドレイン領域とを有するpチャネル型MIS p-channel type MIS and a type source and drain regions
    トランジスタをさらに備えていることを特徴とするMI MI, characterized by further comprising a transistor
    S型半導体装置。 S-type semiconductor device.
  16. 【請求項16】 請求項14又は15記載のMIS型半導体装置において、 上記n型及びp型ゲート電極の厚みは100〜200n In MIS-type semiconductor device 16. The method of claim 14 or 15, wherein the thickness of the n-type and p-type gate electrode 100~200n
    mであり、 少なくとも上記n型ソース・ドレイン領域の深さは、 M, and the depth of at least the n-type source and drain regions,
    0.15〜0.2μmであることを特徴とするMIS型半導体装置。 MIS semiconductor device which is a 0.15~0.2Myuemu.
  17. 【請求項17】 請求項14又は15記載のMIS型半導体装置において、 上記n型ソース・ドレイン領域における燐の最大濃度は、1×10 20 〜1×10 21 cm -3であり、 上記n型ゲート電極における燐の最大濃度は、1×10 In MIS-type semiconductor device 17. The method of claim 14 or 15, wherein the maximum concentration of phosphorus in the n-type source and drain regions is 1 × 10 20 ~1 × 10 21 cm -3, the n-type maximum concentration of phosphorus in the gate electrode, 1 × 10
    20 cm -3以上であることを特徴とするMIS型半導体装置。 MIS semiconductor device, characterized in that it is 20 cm -3 or more.
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