JPS63292668A - Ｍｉｓ半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＭＩＳ半導体記憶装置に関し、特に、−個のＭ
ＩＳ絶縁ゲート形電界効果トランジスタ及びそれに付随
した蓄積容量とを有する１トランジスタ型のＭＩＳ半導
体記憶装置に関する。

［従来の技術］ 絶縁ゲート形電界効果トランジスタを使用した記憶装置
として、現在数も広く用いられているものは、−個のト
ランジスタとそれに隣接して設けられた蓄積容量とによ
って構成される所謂“′１トランジスタ型“′の記憶装
置である。

近年、半導体装置の集積化の要請に伴い、素子の微細化
が要求されている。このために、容量部のシリコン基板
に溝を形成し、溝の内部に容量絶縁膜を介して容量電極
を埋め込んだ所謂゛溝容量′。

型のメモリセルが開発され、大容量メモリのメモリセル
として実用化されつつある。

この溝容量型メモリセルにおいては、溝側面及び底面の
シリコン基板界面に蓄積されたキャリアの量に応じて、
情報の１゛、”　ｏ　”が判定される。

［発明が解決しようとする問題点］ しかしながら、上述した従来の溝容量型メモリセルは、
放射線に対する耐性が極めて弱いという欠点があった。

これは、空乏層が溝側面がらシリコン基板内に向って伸
びているために、この放射線の入射により、空乏層にお
いて電子、正孔対が生成し、この電子、正孔対のいずれ
か一方のキャリアが基板表面の蓄積電荷により捕獲され
る可能性が高くなるためである。例えば、Ｐ型基板を使
用した場合には、空乏層内で電子、正孔対が発生すると
、電子はシリコン基板表面に向って加速され、基板表面
に集積された電子によって、それ迄に記憶されていた情
報が破壊される。

このように、従来の溝容量型メモリセルにおいては、放
射線の入射によって生成するキャリアにより、記憶され
ていた情報が破壊されやすく、メモリセルの記憶情報が
放射線の影響を著しく受けるという欠点があった。

本発明はかかる事情に鑑みてなされたものであって、放
射線の入射によりキャリアが発生しても、蓄積容量がこ
のキャリアの影響を受けず、耐放射線特性が優れたＭＩ
Ｓ半導体装置を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係るＭＩＳ半導体記憶装置は、１個の絶縁ゲー
ト形電界効果トランジスタ及びそれに付随する蓄積容量
を有するＭＩＳ半導体記憶装置において、容量部のシリ
コン基板に形成された溝の側面及び底面上に形成された
絶縁膜と、基板表面に形成され基板と逆導電型の拡散層
と、前記絶縁膜の側面及び底面上に層状に形成され前記
拡散層に接続された電荷蓄積電極と、溝内に埋め込まれ
た容量電極と、前記電荷蓄積電極と容量電極との間に介
装された容量絶縁膜と、を有することを特徴とする。

［作用］ 本発明によれば、絶縁ゲート形電界効果トランジスタ及
びそれに付随する蓄積容量から構成されるメモリセルに
おいて、容量部のシリコン基板に形成した溝内部に絶縁
膜を介して電荷蓄積電極を形成する。そして、この電極
はメモリセルのトランジスタのソース又はドレイン電極
となる拡散層に接続されている。

更に、溝内には容量絶縁膜を介して容量電極が埋め込ま
れている。

このような構造を有することにより、情報電荷は溝内部
に埋め込まれた電荷蓄積電極に蓄積される。そして、こ
の電極と基板との間に絶縁膜が介在しているから、放射
線が入射してキャリアが発生しても情報電荷はこのキャ
リアによる影響を受けない。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。第１図は本発明の第１の実施例に係るＭＩＳ半
導体装置を示す縦断面図である。

Ｐ型シリコン基板１上には厚いフィールド絶縁膜２が形
成されており、この絶縁膜２により、メモリセル間が絶
縁されている。

容量部のシリコン基板１内には、溝を形成した後この清
の側面及び底面に形成された酸化Ｍ３が配設されている
。そして、この酸化膜３の内側には電荷蓄積電極４が形
成されており、この電荷蓄積電極４の上端は基板表面に
沿って外側に延長している。シリコン基板表面には酸化
膜３の上端部に隣接してｎ型拡散層５が配設されており
、電荷蓄積電極４の上端がこのｎ型拡散層５に接続され
ている。

また、電荷蓄積電［ｉ４に囲まれる領域には、容量絶縁
膜６を介して容量電極７が埋め込まれており、この容量
電極７も基板表面に沿って延長している。

更に、ゲート絶縁膜８上には、スイッチング用トランジ
スタのゲート電極９が形成されている。

基板１の表面には、ソース又はドレインの一方を構成す
る拡散層１０が形成されており、この拡散層１０には、
眉間絶縁Ｍ１１上に形成されたビット線１２が連結され
ている。

このように構成されたＭＩＳ半導体装置においては、電
荷蓄積電８ｉ！４は、容量部の基板１に形成された溝内
に埋設されるようにして形成され、シリコン基板１とは
酸化膜３によって絶縁されている。このため、放射線の
入射によりシリコン基板内にキャリアが発生しても、電
荷蓄積電極はこのキャリアの影響を受けない。従って、
耐放射線特性が優れたメモリセルを実現することができ
る。

また、この実施例においては、電荷蓄積電極４は基板１
の表面にてシリコン基板１内の拡散層５と連結されるた
め、電荷蓄積電極４の取出しのために大きなスペースを
設ける必要がなく、メモリセルの面積を縮小することが
できる。

次に、このように構成されるＭＩＳ半導体装置の製造方
法について説明する。第２図乃至第６図は、この製造方
法を工程順に示す断面図である。

先ず、第２図に示すように、Ｐ型シリコン基板１上に窒
化膜１３を被着させる。この窒化膜１３の膜厚は約１０
００乃至２０００人とするのが好ましいが、必要に応じ
て、予め、窒化膜１３の下に約１００乃至５００人の酸
化膜を成長させておいてもよい。

次に、窒化膜１３をマスクとして選択酸化処理を実施し
、厚さが約５０００人のフィールド絶縁膜２を形成する
。

次に、第３図に示すように、容量部となるべき領域の窒
化膜１３を除去し、全面に新たに厚さが２００乃至５０
０人の窒化膜１４を成長させる。

次に、第４図に示すように、フォトエツチング処理によ
り、容量部におけるシリコン基板１内に溝１５を形成す
る。溝１５の深さは約５μｍとするのが好ましい。

次に、第５図に示すように、溝１５の側面及び底面に酸
化膜３を形成した後、溝１５の内部も含めて全面に多結
晶シリコン層１６を成長させる。

多結晶シリコン層１６の膜厚は約２０００乃至４０００
人とするのが好ましい。次に、多結晶シリコン層１６の
全面にリンを拡散させる。このリンの一部は、窒化膜１
３及び酸化膜２が形成されていない領域にて、多結晶シ
リコン層１６を突きぬけてシリコン基板１に到達する。

これにより、基板１の表面に拡散層５が形成される。

次に、第６図に示すように、フォトエツチング処理によ
り、多結晶シリコン層１６をパターニングして電荷蓄積
電極４を形成する。次に、電荷蓄積電極４の露出表面に
容量絶縁膜６を成長させる。

容量絶縁膜６としては窒化膜と酸化膜との複合膜により
形成するのが好ましく、その膜厚は酸化膜に換算した膜
厚で約１００人とするのが適当である。次に、厚さが２
０００乃至４０００人の多結晶シリコン層を成長させた
後、フォトエツチングによりパターニングして、容量電
極７を形成する。

次に、窒化膜１３を除去して、第１図に示すように、拡
散層１０を形成した後、ゲート酸化を行ってゲート絶縁
膜８を形成する。その後、トランジスタのゲート電極９
を形成する。そして、眉間絶縁膜１１を被着させた後、
拡散層１０上のゲート絶縁膜８及び層間絶縁膜１１にコ
ンタクト開口を形成し、このコンタクト開口にて拡散層
１０と接続されるビット線１２を形成して素子を完成す
る。

第７図及び第８図は本発明の第２の実施例に係るＭＩＳ
半導体記憶装置を製造する方法を示す縦断面図である。

前述の第４図に示す構造にまで加工した後、第７図に示
すように、フォトレジスト１６をパターニングし、この
レジスト１６を介して容量部のシリコン基板１内に溝１
５を形成する。

次に、フォトレジスト１６を残したまま、イオンビーム
１７を注入して、溝１５の底部及び側壁に基板と同一導
電型の不純物をドープしてイオン注入層１８を形成する
。

なお、溝１５の側壁へのイオン注入は、基板］をビーム
１７に対して傾斜させた状態で回転しながら行う。基板
１がＰ型の場合は、不純物としてボロンを注入すること
が好ましい。また、このボロンイオンの注入量は約１０
１２乃至１０”／ｃｎｔにするのが良い。

次に、酸化処理して溝内壁に酸化膜１９を形成する。そ
の後、第５図及び第６図と同様にして電荷蓄積電極４等
を形成する。

本実施例の場合は、溝内壁のシリコン基板に基板と同一
導電型の不純物が注入されて形成された注入層１８を有
する。この注入層１８により、シリコン基板表面の反転
が防止されると共に、メモリセル間のリーク電流の発生
が防止される。

［発明の効果］ 本発明によれば、電荷蓄積電極が基板に形成された溝内
に形成されており、この基板とは酸化膜によって絶縁さ
れているから、放射線の入射により基板内にキャリアが
発生してもこのキャリアの影響を受けず、従って、耐放
射線特性が優れたメモリセルを得ることができる。

また、電荷蓄積電極の取出しのためのスペースは小さく
て済み、小面積のメモリセルを得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す断面図、第２図乃
至第６図はその製造方法を工程順に示す断面図、第７図
及び第８図は本発明の第２の実施例に係る記憶装置を製
造する方法を示す断面図である。 １；Ｐ型シリコン基板、２；フィールド絶縁膜、３．１
９；酸化膜、４；電荷蓄積電極、５，１０；ｎ型拡散層
、６；容量絶縁膜、７；容量電極、８；ゲート酸化膜、
９；ゲート電極、１１；層間絶縁膜、１２；ビット線、
１３，１４；窒化膜、１６；フォトレジスト、１７；イ
オンビーム、１８；注入層

Claims (1)

【特許請求の範囲】
1. 　１個の絶縁ゲート形電界効果トランジスタ及びそれに
   付随する蓄積容量を有するＭＩＳ半導体記憶装置におい
   て、容量部のシリコン基板に形成された溝の側面及び底
   面上に形成された絶縁膜と、基板表面に形成され基板と
   逆導電型の拡散層と、前記絶縁膜の側面及び底面上に層
   状に形成され前記拡散層に接続された電荷蓄積電極と、
   溝内に埋め込まれた容量電極と、前記電荷蓄積電極と容
   量電極との間に介装された容量絶縁膜と、を有すること
   を特徴とするＭＩＳ半導体記憶装置。