JPH04112568A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04112568A JPH04112568A JP2231652A JP23165290A JPH04112568A JP H04112568 A JPH04112568 A JP H04112568A JP 2231652 A JP2231652 A JP 2231652A JP 23165290 A JP23165290 A JP 23165290A JP H04112568 A JPH04112568 A JP H04112568A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は容量に電荷を蓄積するダイナミックＲＡＭを有
する半導体記憶装置の製造方法に関する。
する半導体記憶装置の製造方法に関する。
［従来の技術］
第３図（ａ）及び（ｂ）は従来の半導体記憶装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
先ず、第３図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ型ウェル２を選択的に形成した後、このＰ型
シリコン基板１上にフィールド酸化膜３を選択的に形成
することにより、Ｐ型シリコン基板１の表面をメモリセ
ル形成予定領域４、ＰチャネルＭＯＳトランジスタ形成
予定領域５及びＮチャネルＭＯＳトランジスタ形成予定
領域６に素子分離する。次いで、領域４乃至６のＰ型シ
リコン基板１上にゲート酸化膜７を形成する。そして、
各領域４乃至にのゲート酸化膜７上に夫々ゲート電極８
をパターン形成する。なお、メモリセル形成予定領域４
の近傍のフィールド酸化膜３上にはゲート電極８ａをパ
ターン形成する。その後、領域４乃至６のＰ型シリコン
基板１の表面に夫々所定の不純物を選択的に導入するこ
とによりソース・ドレイン領域９ａ乃至９ｃを形成する
。
の表面にＮ型ウェル２を選択的に形成した後、このＰ型
シリコン基板１上にフィールド酸化膜３を選択的に形成
することにより、Ｐ型シリコン基板１の表面をメモリセ
ル形成予定領域４、ＰチャネルＭＯＳトランジスタ形成
予定領域５及びＮチャネルＭＯＳトランジスタ形成予定
領域６に素子分離する。次いで、領域４乃至６のＰ型シ
リコン基板１上にゲート酸化膜７を形成する。そして、
各領域４乃至にのゲート酸化膜７上に夫々ゲート電極８
をパターン形成する。なお、メモリセル形成予定領域４
の近傍のフィールド酸化膜３上にはゲート電極８ａをパ
ターン形成する。その後、領域４乃至６のＰ型シリコン
基板１の表面に夫々所定の不純物を選択的に導入するこ
とによりソース・ドレイン領域９ａ乃至９ｃを形成する
。
次に、第３図（ｂ）に示すように、全面に層間絶縁膜１
０を被着した後、メモリセル形成予定領域４の層間絶縁
膜１０上に一方のソース壷ドレイン領域９ａに接続され
る蓄積電極１１をパターン形成する。次いで、この蓄積
電極１１上に容量膜１２及びプレート電極１３をパター
ン形成する。
０を被着した後、メモリセル形成予定領域４の層間絶縁
膜１０上に一方のソース壷ドレイン領域９ａに接続され
る蓄積電極１１をパターン形成する。次いで、この蓄積
電極１１上に容量膜１２及びプレート電極１３をパター
ン形成する。
その後、層間絶縁膜１０を更に被着することにより蓄積
電極１１、容量膜１２及びプレート電極１３を層間絶縁
膜１０内に埋め込む。次に、メモリセル形成予定領域４
の層間絶縁膜１０上に他方のソース・ドレイン領域９ａ
に接続されるビット線１４をパターン形成する。
電極１１、容量膜１２及びプレート電極１３を層間絶縁
膜１０内に埋め込む。次に、メモリセル形成予定領域４
の層間絶縁膜１０上に他方のソース・ドレイン領域９ａ
に接続されるビット線１４をパターン形成する。
このように構成される半導体記憶装置においては、蓄積
電極１１、容量膜１２及びプレート電極１３はメモリセ
ルのスタック容量を形成し、このスタック容量に電荷が
蓄積されるようになっている。
電極１１、容量膜１２及びプレート電極１３はメモリセ
ルのスタック容量を形成し、このスタック容量に電荷が
蓄積されるようになっている。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体記憶装置の製造方
法においては、ソース・ドレイン領域９ａ乃至９Ｃを形
成した後、メモリセルのスタ２．り容量及び層間絶縁膜
１０を形成する。このため、前記スタック容量の形成工
程及び層間絶縁膜１０の形成後のりフロー工程等におい
てソース書ドレイン領域９ａ乃至９Ｃが著しく加熱され
る。これにより、ＰチャネルＭＯ３トランジスタ及びＮ
チャネルＭＯＳトランジスタは、ソース・ドレイン領域
９ｂ及び９Ｃの不純物が基板中に必要以上に拡散し、ト
ランジスタ特性が劣化するという問題点がある。特に、
ＰチャネルＭＯＳトランジスタは熱による特性変動が大
きい。
法においては、ソース・ドレイン領域９ａ乃至９Ｃを形
成した後、メモリセルのスタ２．り容量及び層間絶縁膜
１０を形成する。このため、前記スタック容量の形成工
程及び層間絶縁膜１０の形成後のりフロー工程等におい
てソース書ドレイン領域９ａ乃至９Ｃが著しく加熱され
る。これにより、ＰチャネルＭＯ３トランジスタ及びＮ
チャネルＭＯＳトランジスタは、ソース・ドレイン領域
９ｂ及び９Ｃの不純物が基板中に必要以上に拡散し、ト
ランジスタ特性が劣化するという問題点がある。特に、
ＰチャネルＭＯＳトランジスタは熱による特性変動が大
きい。
本発明はかかる問題点に鑑みてなされたものであって、
熱によるトランジスタ特性の劣化を防止することができ
る半導体記憶装置の製造方法を提供することを目的とす
る。
熱によるトランジスタ特性の劣化を防止することができ
る半導体記憶装置の製造方法を提供することを目的とす
る。
［課題を解決するための手段］
本発明に係る半導体記憶装置の製造方法は、半導体基板
の第１の領域に第１のＭＯＳトランジスタ及び容量から
なるメモリセルを設け、第２の領域に第２のＭＯＳトラ
ンジスタを設ける半導体記憶装置の製造方法において、
前記第１及び前記第２の領域の半導体基板上に夫々ゲー
ト絶縁膜を介してゲート電極を選択的に形成する工程と
、前記第１の領域の前記半導体基板の表面に第１のソー
ス・ドレイン領域を選択的に形成する工程と、全面に眉
間絶縁膜を被着する工程と、前記層間絶縁膜上に前記第
１のソース・ドレイン領域に接続される容量及びビット
線を選択的に形成する工程と、前記第２の領域の前記層
間絶縁膜を選択的に除去する工程と、前記第２の領域の
前記半導体基板の表面に第２のソース・ドレイン領域を
選択的に形成する工程とを有することを特徴とする。
の第１の領域に第１のＭＯＳトランジスタ及び容量から
なるメモリセルを設け、第２の領域に第２のＭＯＳトラ
ンジスタを設ける半導体記憶装置の製造方法において、
前記第１及び前記第２の領域の半導体基板上に夫々ゲー
ト絶縁膜を介してゲート電極を選択的に形成する工程と
、前記第１の領域の前記半導体基板の表面に第１のソー
ス・ドレイン領域を選択的に形成する工程と、全面に眉
間絶縁膜を被着する工程と、前記層間絶縁膜上に前記第
１のソース・ドレイン領域に接続される容量及びビット
線を選択的に形成する工程と、前記第２の領域の前記層
間絶縁膜を選択的に除去する工程と、前記第２の領域の
前記半導体基板の表面に第２のソース・ドレイン領域を
選択的に形成する工程とを有することを特徴とする。
［作用］
本発明においては、半導体基板上にゲート絶縁膜を介し
てゲート電極を選択的に形成し、メモリセルを構成する
第１のＭＯＳトランジスタの第１のソース・ドレイン領
域を形成した後、全面に層間絶縁膜を被着し、この層間
絶縁膜上に前記第１のソース・ドレイン領域に接続され
る容量及びビット線を選択的に形成する。その後、第２
のＭＯＳトランジスタの第２のソースのドレイン領域を
選択的に形成する。このようにメモリセルの容量、ビッ
ト線及び層間絶縁膜を形成した後に、前記第２のＭＯＳ
トランジスタの前記第２のソースΦドレイン領域を形成
するため、この第２のソース・ドレイン領域は前記容量
の形成工程及び前記層間絶縁膜の形成工程等により加熱
されることがなく、その不純物が基板中に必要以上に拡
散することはない。このため、前記第２のＭＯＳトラン
ジスタのトランジスタ特性が熱により劣化するを防止で
きる。
てゲート電極を選択的に形成し、メモリセルを構成する
第１のＭＯＳトランジスタの第１のソース・ドレイン領
域を形成した後、全面に層間絶縁膜を被着し、この層間
絶縁膜上に前記第１のソース・ドレイン領域に接続され
る容量及びビット線を選択的に形成する。その後、第２
のＭＯＳトランジスタの第２のソースのドレイン領域を
選択的に形成する。このようにメモリセルの容量、ビッ
ト線及び層間絶縁膜を形成した後に、前記第２のＭＯＳ
トランジスタの前記第２のソースΦドレイン領域を形成
するため、この第２のソース・ドレイン領域は前記容量
の形成工程及び前記層間絶縁膜の形成工程等により加熱
されることがなく、その不純物が基板中に必要以上に拡
散することはない。このため、前記第２のＭＯＳトラン
ジスタのトランジスタ特性が熱により劣化するを防止で
きる。
また、Ｐ型チャネルを有するＭＯＳトランジスタは熱処
理による特性変動が比較的大きい。このため、本発明に
おいては、第２のＭＯＳトランジスタはＰ型チャネルを
有するものであることが好ましい。
理による特性変動が比較的大きい。このため、本発明に
おいては、第２のＭＯＳトランジスタはＰ型チャネルを
有するものであることが好ましい。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（Ｃ）は本発明の第１の実施例に係る
半導体記憶装置の製造方法を工程順に示す断面図である
。
半導体記憶装置の製造方法を工程順に示す断面図である
。
先ず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面にリン等の不純物を注入し、熱処理によりこの不
純物を拡散させることによりＮ型ウェル２を選択的に形
成する。その後、このＰ型シリコン基板１上に膜厚が例
えば約６０００人のフィールド酸化膜３を選択的に形成
することにより、Ｐ型シリコン基板１の表面をメモリセ
ル形成予定領域４、ＰチャネルＭＯＳトランジスタ形成
予定領域５及びＮチャネルＭＯ８トランジスタ形成予定
領域６に素子分離する。次いで、領域４乃至６のＰ型シ
リコン基板１上にゲート酸化膜７を形成する。次に、全
面に膜厚が例えば約３０００人の多結晶ンリコン膜を形
成し、この多結晶シリコン膜にリン等の不純物を拡散し
た後、この多結晶シリコン膜をパターニングすることに
より、各領域４乃至６のゲート酸化膜７上に夫々ゲート
電極８をパターン形成する。なお、メモリセル形成予定
領域４の近傍のフィールド酸化膜３上にはゲート電極８
ａをパターン形成する。その後、メモリセル形成予定領
域４のＰ型シリコン基板１の表面にヒ素等の不純物を選
択的に注入することによりソース・ドレイン領域９ａを
形成する。この場合、ヒ素イオンの注入はその注入量を
例えば約ｌＸｌ０”ｃｌｌ−”とし、ヒ素イオンがゲー
ト電極８を突き抜けない加速度で行う。
の表面にリン等の不純物を注入し、熱処理によりこの不
純物を拡散させることによりＮ型ウェル２を選択的に形
成する。その後、このＰ型シリコン基板１上に膜厚が例
えば約６０００人のフィールド酸化膜３を選択的に形成
することにより、Ｐ型シリコン基板１の表面をメモリセ
ル形成予定領域４、ＰチャネルＭＯＳトランジスタ形成
予定領域５及びＮチャネルＭＯ８トランジスタ形成予定
領域６に素子分離する。次いで、領域４乃至６のＰ型シ
リコン基板１上にゲート酸化膜７を形成する。次に、全
面に膜厚が例えば約３０００人の多結晶ンリコン膜を形
成し、この多結晶シリコン膜にリン等の不純物を拡散し
た後、この多結晶シリコン膜をパターニングすることに
より、各領域４乃至６のゲート酸化膜７上に夫々ゲート
電極８をパターン形成する。なお、メモリセル形成予定
領域４の近傍のフィールド酸化膜３上にはゲート電極８
ａをパターン形成する。その後、メモリセル形成予定領
域４のＰ型シリコン基板１の表面にヒ素等の不純物を選
択的に注入することによりソース・ドレイン領域９ａを
形成する。この場合、ヒ素イオンの注入はその注入量を
例えば約ｌＸｌ０”ｃｌｌ−”とし、ヒ素イオンがゲー
ト電極８を突き抜けない加速度で行う。
次に、第１図（ｂ）に示すように、全面に層間絶縁膜１
０を被着した後、メモリセル形成予定領域４の層間絶縁
膜１０上に一方のソース・ドレイン領域９ａに接続され
る蓄積電極１１をパターン形成する。次いで、この蓄積
電極１１上に容量膜１２及びプレート電極１３をパター
ン形成する。
０を被着した後、メモリセル形成予定領域４の層間絶縁
膜１０上に一方のソース・ドレイン領域９ａに接続され
る蓄積電極１１をパターン形成する。次いで、この蓄積
電極１１上に容量膜１２及びプレート電極１３をパター
ン形成する。
その後、層間絶縁膜１０を更に被着することにより蓄積
電極１１、容量膜１２及びプレート電極１３を層間絶縁
膜１０内に埋め込む。次に、メモリセル形成予定領域４
の層間絶縁膜１０上に他方のソース・ドレイン領域９ａ
に接続されるビット線１４をパターン形成する。
電極１１、容量膜１２及びプレート電極１３を層間絶縁
膜１０内に埋め込む。次に、メモリセル形成予定領域４
の層間絶縁膜１０上に他方のソース・ドレイン領域９ａ
に接続されるビット線１４をパターン形成する。
次に、第１図（Ｃ）に示すように、ＰチャネルＭＯ５ト
ランジスタ形成予定領域５及びＮチャネルＭＯ３トラン
ジスタ形成予定領域６の層間絶縁膜１０を選択的に除去
する。そして、ＰチャネルＭＯＳトランジスタ形成予定
領域５に注入量が例えば約３ＸＩ０１５ｃｍ−２の条件
にてホウ素等の不純物を選択的に注入することにより、
Ｎ型ウェル２の表面にソース壷ドレイン領域９ｂを形成
する。また、ＮチャネルＭＯ８トランジスタ形成予定領
域６に注入量が例えば約３Ｘ１０”ｃ＋ａ−２の条件に
てヒ素等の不純物を選択的に注入することにより、Ｐ型
シリコン基板１の表面にソース嗜ドレイン領域９ｃを形
成する。なお、これらの不純物の注入は、不純物がゲー
ト電極８を突き抜けない加速度で行う。
ランジスタ形成予定領域５及びＮチャネルＭＯ３トラン
ジスタ形成予定領域６の層間絶縁膜１０を選択的に除去
する。そして、ＰチャネルＭＯＳトランジスタ形成予定
領域５に注入量が例えば約３ＸＩ０１５ｃｍ−２の条件
にてホウ素等の不純物を選択的に注入することにより、
Ｎ型ウェル２の表面にソース壷ドレイン領域９ｂを形成
する。また、ＮチャネルＭＯ８トランジスタ形成予定領
域６に注入量が例えば約３Ｘ１０”ｃ＋ａ−２の条件に
てヒ素等の不純物を選択的に注入することにより、Ｐ型
シリコン基板１の表面にソース嗜ドレイン領域９ｃを形
成する。なお、これらの不純物の注入は、不純物がゲー
ト電極８を突き抜けない加速度で行う。
このように構成される半導体記憶装置においては、従来
と同様にして、蓄積電極１１、容量膜１２及びプレート
電極１３はメモリセルのスタック容量を形成し、このス
タック容量に電荷が蓄積されるようになっている。
と同様にして、蓄積電極１１、容量膜１２及びプレート
電極１３はメモリセルのスタック容量を形成し、このス
タック容量に電荷が蓄積されるようになっている。
本実施例方法によれば、メモリセルのスタック容ｌ及び
層間絶縁膜１０を形成した後に、ＰチャネルＭＯ８トラ
ンジスタ及びＮチャネルＭＯＳトランジスタのソース・
ドレイン領域９ｂ、９ｃを形成するため、ソース・ドレ
イン領域９ｂ、９ｃは前記スタック容量の形成工程及び
層間絶縁膜１０の形成後のりフロー工程等により加熱さ
れることがなく、その不純物が基板中に必要以上に拡散
することはない。このため、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯ８トランジスタの特性が熱によ
り劣化することを防止できる。
層間絶縁膜１０を形成した後に、ＰチャネルＭＯ８トラ
ンジスタ及びＮチャネルＭＯＳトランジスタのソース・
ドレイン領域９ｂ、９ｃを形成するため、ソース・ドレ
イン領域９ｂ、９ｃは前記スタック容量の形成工程及び
層間絶縁膜１０の形成後のりフロー工程等により加熱さ
れることがなく、その不純物が基板中に必要以上に拡散
することはない。このため、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯ８トランジスタの特性が熱によ
り劣化することを防止できる。
第２図（ａ）乃至（Ｃ）は本発明の第２の実施例に係る
半導体記憶装置の製造方法を工程順に示す断面図である
。本実施例は、第１の実施例とは異なって、Ｐチャネル
ＭＯＳトランジスタのソース・ドレイン領域のみを最終
工程で形成するものであるため、第１図（ａ）乃至（Ｃ
）と同一物には同一符号を付してその部分の詳細な説明
は省略する。
半導体記憶装置の製造方法を工程順に示す断面図である
。本実施例は、第１の実施例とは異なって、Ｐチャネル
ＭＯＳトランジスタのソース・ドレイン領域のみを最終
工程で形成するものであるため、第１図（ａ）乃至（Ｃ
）と同一物には同一符号を付してその部分の詳細な説明
は省略する。
先ず、第２図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ型ウェル２を選択的に形成する。その後、こ
のＰ型シリコン基板１上にフィールド酸化膜３を選択的
に形成することにより、Ｐ型シリコン基板１の表面をメ
モリセル形成予定領域４、ＰチャネルＭＯ８トランジス
タ形成予定領域５及びＮチャネルＭＯ８トランジスタ形
成予定領域６に素子分離する。次いで、領域４乃至６の
Ｐ型シリコン基板１上にゲート酸化膜７を形成する。次
に、ゲート酸化膜７上に夫々ゲート電極８をパターン形
成する。なお、メモリセル形成予定領域４の近傍のフィ
ールド酸化膜３上にはゲート［極８ａをパターン形成す
る。その後、メモリセル形成予定領域４及びＮチャネル
ＭＯＳトランジスタ形成予定領域６のＰ型シリコン基板
１の表面に夫々ソース書ドレイン領域９ａ、９ｃを形成
する。
の表面にＮ型ウェル２を選択的に形成する。その後、こ
のＰ型シリコン基板１上にフィールド酸化膜３を選択的
に形成することにより、Ｐ型シリコン基板１の表面をメ
モリセル形成予定領域４、ＰチャネルＭＯ８トランジス
タ形成予定領域５及びＮチャネルＭＯ８トランジスタ形
成予定領域６に素子分離する。次いで、領域４乃至６の
Ｐ型シリコン基板１上にゲート酸化膜７を形成する。次
に、ゲート酸化膜７上に夫々ゲート電極８をパターン形
成する。なお、メモリセル形成予定領域４の近傍のフィ
ールド酸化膜３上にはゲート［極８ａをパターン形成す
る。その後、メモリセル形成予定領域４及びＮチャネル
ＭＯＳトランジスタ形成予定領域６のＰ型シリコン基板
１の表面に夫々ソース書ドレイン領域９ａ、９ｃを形成
する。
次に、第２図（ｂ）に示すように、全面に層間絶縁膜１
０を被着した後、メモリセル形成予定領域４の層間絶縁
膜１０上に一方のソース・ドレイン領域９ａに接続され
る蓄積電極１１をパターン形成する。次いで、この蓄積
電極１１上に容量膜１２及びプレート電極１３をパター
ン形成する。
０を被着した後、メモリセル形成予定領域４の層間絶縁
膜１０上に一方のソース・ドレイン領域９ａに接続され
る蓄積電極１１をパターン形成する。次いで、この蓄積
電極１１上に容量膜１２及びプレート電極１３をパター
ン形成する。
その後、層間絶縁膜１０を更に被着することにより蓄積
電極１１、容量膜１２及びプレート電極１３を層間絶縁
膜１０内に埋め込む。次に、メモリセル形成予定領域４
の層間絶縁膜ｌｏ上に他方のソース・ドレイン領域９ａ
に接続されるビ・ット線１４をパターン形成する。
電極１１、容量膜１２及びプレート電極１３を層間絶縁
膜１０内に埋め込む。次に、メモリセル形成予定領域４
の層間絶縁膜ｌｏ上に他方のソース・ドレイン領域９ａ
に接続されるビ・ット線１４をパターン形成する。
次に、第２図（Ｃ）に示すように、ＰチャネルＭＯ８ト
ランジスタ形成予定領域５の層間絶縁膜１０を選択的に
除去する。そして、ＰチャネルＭＯＳトランジスタ形成
予定領域５のＮ型ウェル２の表面にソース・ドレイン領
域９ｂを形成する。
ランジスタ形成予定領域５の層間絶縁膜１０を選択的に
除去する。そして、ＰチャネルＭＯＳトランジスタ形成
予定領域５のＮ型ウェル２の表面にソース・ドレイン領
域９ｂを形成する。
本実施例方法においては、ＮチャネルＭＯＳトランジス
タのソース・ドレイン領域９ｃは、従来と同様にして、
メモリセルを構成するＭＯＳトランジスタのソースｅド
レイン領域９ａと同時に形成スル。一方、ＰチャネルＭ
Ｏ８トランジスタのソース拳トレイン領域９ｂは、メモ
リセルのスタック容量及び層間絶縁膜１０を形成した後
に形成する。これにより、熱処理による特性変動が比較
的大きいＰチャネルＭＯＳトランジスタの特性変動を防
止することができる。
タのソース・ドレイン領域９ｃは、従来と同様にして、
メモリセルを構成するＭＯＳトランジスタのソースｅド
レイン領域９ａと同時に形成スル。一方、ＰチャネルＭ
Ｏ８トランジスタのソース拳トレイン領域９ｂは、メモ
リセルのスタック容量及び層間絶縁膜１０を形成した後
に形成する。これにより、熱処理による特性変動が比較
的大きいＰチャネルＭＯＳトランジスタの特性変動を防
止することができる。
本実施例によれば、同一ゲート長の半導体記憶装置を製
造した場合、ＰチャネルＭＯ８トランジスタの実効チャ
ネル長を従来に比して約０．１μｍ長くすることができ
る。また、ビット線１４の形成時に、ＮチャネルＭＯＳ
トランジスタの引出電極を形成することができるという
利点もある。
造した場合、ＰチャネルＭＯ８トランジスタの実効チャ
ネル長を従来に比して約０．１μｍ長くすることができ
る。また、ビット線１４の形成時に、ＮチャネルＭＯＳ
トランジスタの引出電極を形成することができるという
利点もある。
なお、上述した各実施例においては、スタック容量を有
するダイナミックＲＡＭについて説明したが、本発明は
他の容量構造のダイナミックＲＡＭにも適用することが
できる。このダイナミックＲＡＭとしては、例えば、平
面容量ををするもの、溝容量を有するもの又はビット線
上にスタック容量を有するもの等がある。
するダイナミックＲＡＭについて説明したが、本発明は
他の容量構造のダイナミックＲＡＭにも適用することが
できる。このダイナミックＲＡＭとしては、例えば、平
面容量ををするもの、溝容量を有するもの又はビット線
上にスタック容量を有するもの等がある。
［発明の効果］
以上説明したように本発明によれば、メモリセルの第１
のＭＯＳトランジスタ、容量、ビット線及び層間絶縁膜
を形成した後に、第２のＭＯＳトランジスタの前記第２
のソース・ドレイン領域を形成するから、この第２のソ
ース会ドレイン領域は前記容量の形成工程及び層間絶縁
膜の形成工程等により加熱されることがなく、その不純
物が基板中に必要以上に拡散することはない。このため
、前記第２のＭＯＳトランジスタのトランジスタ特性が
熱により劣化するを防止できる。
のＭＯＳトランジスタ、容量、ビット線及び層間絶縁膜
を形成した後に、第２のＭＯＳトランジスタの前記第２
のソース・ドレイン領域を形成するから、この第２のソ
ース会ドレイン領域は前記容量の形成工程及び層間絶縁
膜の形成工程等により加熱されることがなく、その不純
物が基板中に必要以上に拡散することはない。このため
、前記第２のＭＯＳトランジスタのトランジスタ特性が
熱により劣化するを防止できる。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係る
半導体記憶装置の製造方法を工程順に示す断面図、第２
図（ａ）乃至（Ｃ）は本発明の第２の実施例に係る半導
体記憶装置の製造方法を工程順に示す断面図、第３図（
ａ）及び（ｂ）は従来の半導体記憶装置の製造方法を工
程順に示す断面図である。 １；Ｐ型シリコン基板、２；Ｎ型ウェル、３；フィール
ド酸化膜、４；メモリセル形成予定領域、５；Ｐチャネ
ルＭＯ８トランジスタ形成予定領域、６；ＮチャネルＭ
ＯＳトランジスタ形成予定領域、７；ゲート酸化膜、８
．８ａ：ゲート電極、９ａ。 ９ｂ、９ｃ；ソース拳ドレイン領域、１０；層間絶縁膜
、１１；蓄積電極、１２；容量膜、１３；プレート電極
、１４；ビット線 ９ｂ、９ｃ ｔ ソース・ドレイ〉頒Ｔ或
半導体記憶装置の製造方法を工程順に示す断面図、第２
図（ａ）乃至（Ｃ）は本発明の第２の実施例に係る半導
体記憶装置の製造方法を工程順に示す断面図、第３図（
ａ）及び（ｂ）は従来の半導体記憶装置の製造方法を工
程順に示す断面図である。 １；Ｐ型シリコン基板、２；Ｎ型ウェル、３；フィール
ド酸化膜、４；メモリセル形成予定領域、５；Ｐチャネ
ルＭＯ８トランジスタ形成予定領域、６；ＮチャネルＭ
ＯＳトランジスタ形成予定領域、７；ゲート酸化膜、８
．８ａ：ゲート電極、９ａ。 ９ｂ、９ｃ；ソース拳ドレイン領域、１０；層間絶縁膜
、１１；蓄積電極、１２；容量膜、１３；プレート電極
、１４；ビット線 ９ｂ、９ｃ ｔ ソース・ドレイ〉頒Ｔ或
Claims (2)
- （１）半導体基板の第１の領域に第１のＭＯＳトランジ
スタ及び容量からなるメモリセルを設け、第２の領域に
第２のＭＯＳトランジスタを設ける半導体記憶装置の製
造方法において、前記第１及び前記第２の領域の半導体
基板上に夫々ゲート絶縁膜を介してゲート電極を選択的
に形成する工程と、前記第１の領域の前記半導体基板の
表面に第１のソース・ドレイン領域を選択的に形成する
工程と、全面に眉間絶縁膜を被着する工程と、前記層間
絶縁膜上に前記第１のソース・ドレイン領域に接続され
る容量及びビット線を選択的に形成する工程と、前記第
２の領域の前記層間絶縁膜を選択的に除去する工程と、
前記第２の領域の前記半導体基板の表面に第２のソース
・ドレイン領域を選択的に形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法。 - （２）前記第２のＭＯＳトランジスタはＰ型チャネルを
有するものであることを特徴とする請求項１に記載の半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02231652A JP3109090B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02231652A JP3109090B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112568A true JPH04112568A (ja) | 1992-04-14 |
| JP3109090B2 JP3109090B2 (ja) | 2000-11-13 |
Family
ID=16926854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02231652A Expired - Lifetime JP3109090B2 (ja) | 1990-08-31 | 1990-08-31 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109090B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996012301A1 (en) * | 1994-10-13 | 1996-04-25 | Micron Technology, Inc. | Split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells |
| JP2009022364A (ja) * | 2007-07-17 | 2009-02-05 | Toshiba Corp | 超音波診断装置 |
-
1990
- 1990-08-31 JP JP02231652A patent/JP3109090B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996012301A1 (en) * | 1994-10-13 | 1996-04-25 | Micron Technology, Inc. | Split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells |
| JP2009022364A (ja) * | 2007-07-17 | 2009-02-05 | Toshiba Corp | 超音波診断装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3109090B2 (ja) | 2000-11-13 |
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