JPS632919Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、フアイル装置と制御装置とを有する
入出力システムにおいて、制御装置の電源投入又
は切断時に発生する雑音に基づくフアイル・デー
タの破壊を防止できるようになつたフアイル保護
装置に関するものである。

従来、周辺入出力装置、特にデイスク装置やフ
ロツピ・デイスク装置の制御装置に停電や瞬断が
起ると、雑音が発生し、制御装置と周辺入出力装
置間のインタフエイス信号が無意味なものとな
り、周辺入出力装置が誤動作をし、データを破壊
してしまうという事態が発生する。

本考案は、上記のような事態を防止するもので
あつて、制御装置の電源投入時又は切断時に発生
する雑音に基づくデータ破壊を防止できるように
なつたフアイル保護装置を提供することを目的と
している。そしてそのため、本考案のフアイル保
護装置はフアイル装置と、該フアイル装置を制御
する制御装置と、中央処理装置と、フアイル装置
用電源と、制御装置用電源と、中央処理装置用電
源とを具備し、且つ上記フアイル装置用電源、制
御装置用電源および中央処理装置用電源の交流側
電源が共通化されているシステムにおけるフアイ
ル保護装置であつて、上記中央処理装置の電源が
確立したことを条件に所定値となり上記交流側電
源がオフしたことを条件に他の所定値となる制御
装置インタフエース信号が上記中央処理装置から
上記制御装置に送られ、上記制御装置が、上記制
御装置インタフエース信号が所定値のときオンし
他の所定値のときオフする半導体スイツチ手段
と、上記半導体スイツチ手段に直列接続され且つ
付勢された時にその接点を開くリレーと、上記半
導体スイツチ手段と上記リレーをより成る直列回
路を上記制御装置用電源に接続する手段と、上記
リレーの接点が閉じている時に低レベルの信号を
出力し上記リレーの接点が開いている時に高レベ
ルの信号を出力する第１の信号生成手段と、上記
半導体スイツチ手段がオンしている時に高レベル
の信号を出力し上記半導体スイツチ手段がオフし
ている時に低レベルの信号を出力する半導体装置
よりなる第２の信号生成手段と、上記第１の信号
生成手段および第２の信号生成手段が共に高レベ
ルの信号を出力している時のみ高レベルの信号を
出力する第３の信号生成手段とを具備し、さらに
上記第３の信号生成手段の出力が低レベルの場合
にはデータの書込みを禁止する値を持つデバイ
ス・インタフエース信号が上記フアイル装置に送
られるように構成されていることを特徴としてい
る。

以下本考案を図面を参照しつつ説明する。

第１図は本考案が適用される計算機システムの
概要を示す図、第２図は本考案で使用される書込
み用信号作成回路の１実施例のブロツク図、第３
図はその動作説明図、第４図は複数のデバイスを
持つ計算機システムの例を示す図である。第１図
において、１は中央処理装置、２はデバイス制御
装置、３はフロツピ・デイスク装置や磁気デイス
ク装置などのデバイス、４−１ないし４−３は電
源をそれぞれ示している。電源４−１ないし４−
３は、交流側電源を共通とするものである。デバ
イス制御装置の直流側電源がオン／オフされる
と、その過渡状態において雑音が発生し、デバイ
ス制御装置２とデバイス３間のインタフエース信
号線上に雑音が乗り、このため、データが破壊さ
れるのみでなく、制御信号をも乱してしまう。こ
の結果、フアイルのデータが破壊されることがあ
る。

ところで、デバイス装置３の制御信号の中に
は、書込み用信号＊WGが存在する。この書込み
用信号＊WGが高レベルの場合には、デバイス３
は、書込み電流をオフし、このためデイスク又は
フロツピにデータを書込むことが出来ない。

第２図はデバイス制御装置の直流電源が確立さ
れている期間だけ書込み用信号＊WGを低レベル
に駆動可能とする回路構成を示すものであつて、
第２図において、Ｄ１ないしＤ３はダイオード、
Ｒ１ないしＲ５は抵抗、Ｑ１とＱ２はトランジス
タ、RLはリレー巻線、rlはリレー接点、INVは
インバータ、ＧはNANDゲート、＊OPLOは中
央処理装置から送られて来るシステム・リセツト
信号をそれぞれ示している。なお、NANDゲー
トＧはデバイス装置３側に存在する。

次に第２図の動作を第３図を参照しつつ説明す
る。なお、第３図には＋12V電源の波形は示され
ていないが、＋12V電源の波形は＋5V電源の波形
と略同じである。システム・リセツト信号＊
OPLOは、中央処理装置１の電源が確立したこと
を条件として高レベルとなり、交流側電源がオフ
されたことを条件として低レベルとなるものであ
る。電源４−１と電源４−２とは、同一の交流源
に接続されているので、中央処理装置１側の電源
が確立しているときには、殆んどの場合、デバイ
ス制御装置２の電源４−２も確立している。

システム・リセツト信号＊OPLOが高レベルと
なると、抵抗Ｒ２に電流が流れてトランジスタＱ
１がオンとなる。トランジスタＱ１がオンになる
と、リレー巻線RLが附勢されてリレー接点が開
く。また、トランジスタＱ１がオンであるので、
トランジスタＱ２もオンとなる。このため、信号
CLEARは高レベルとなる。データ書込み許可信
号と信号CLEARが共に高レベルである場合に
は、書込み用信号＊WGが低レベルとなり、デバ
イス３は記憶媒体にデータを書込むことが可能と
なる。

システム・リセツト信号＊OPLOが低レベルと
なると、信号CLEARは低レベルとなる。この結
果、書込み用信号＊WGは高レベルとなり、デー
タの書込みは禁止される。＋5V電源および＋12V
電源は、システム・リセツト信号＊OPLOより遅
れて立下るので＋5V電源および＋12V電源の過
渡状態の際に生じる雑音に基くフアイル・データ
の破壊を避けることが出来る。

第４図は複数のデバイスを持つ計算機システム
の例を示す図である。同図において、５はシステ
ム・リセツト信号のドライバ、６は増幅手段をそ
れぞぜ示している。

ドライバ５はシステム・リセツト信号＊OPLO
をドライブするものである。増幅手段６は第２図
の書込み信号作成回路と同一物である。制御装置
２の下には複数のデバイス３を接続することがで
きる。接続されるデバイス３の数は業務内容によ
つて任意の数とすることができる。

ドライバ５の能力に限界があるため、システ
ム・リセツト信号をドライバ５からデバイス３に
直接供給することができない。そのために、各制
御装置２内に増幅手段６が設けられている。ドラ
イバ５から出力されるシステム・リセツト信号＊
OPLOは増幅手段６で増幅され、それから各デバ
イス３に通知される。

トランジスタＱ１やトランジスタＱ２、インバ
ータINV等は、電源電圧が所定の電圧以下に低
下すると、出力が不安定になつてしまう。＋12V
電源や＋5V電源の立下がりの過程でトランジス
タＱ１やトランジスタＱ２、インバータINVの
出力状態は不安定になり、リレーRLが存在しな
いと仮定すると、書込み用信号＊WGも不安定に
なる。リレーRLはこれを防止するために設けら
れているものである。即ち、システム・リセツト
信号の立下がり又は＋12V電源の電圧低下によ
り、リレー接点rlは閉じ、書込み用信号＊WGが
高レベルになる。また、リレーRLのみであり、
トランジスタＱ２やインバータINVが存在しな
いと仮定すると、リレー接点rlの閉成時にチヤタ
リングが生じ、これに応じて書込み用信号＊WG
も脈動する。しかしながら、第２図の回路では、
システム・リセツト信号＊OPLOの立下がりでイ
ンバータINVの出力は低レベルになるので、書
込み用信号＊WGは直ちに高レベルになる。即
ち、上記のリレー接点rlのチヤタリングの影響が
書込み用信号＊WGに現れない。

上述の実施例は書込み用信号＊WGを用いてデ
ータの書込みを禁止するものであるがチヤネル・
レデイ信号を用いてデータの書込みを禁止しても
良い。チヤネル・レデイ信号作成回路は第２図の
ものと略ぼ同じであつて、NANDゲートＧを省
略し、信号CLEARをチヤネル・レデイ信号とす
れば良い。チヤネル・レデイ信号が低レベルであ
るとデバイス３のヘツドは初期位置に戻り、デー
タの書込みが禁止される。

以上の説明から明らかなように、本考案によれ
ば、制御装置の電源投入又は切断時におけるフア
イル・データの破壊を避けることが出来る。

【図面の簡単な説明】

第１図は本考案が適用される計算機システムの
概要を示す図、第２図は本考案で使用される書込
み用信号作成回路の１実施例のブロツク図、第３
図はその動作説明図、第４図は複数のデバイスを
持つ計算機システムの例を示す図である。 １……中央処理装置、２……デバイス制御装
置、３……デバイス、４−１ないし４−３……電
源、Ｄ１ないしＤ３……ダイオード、Ｒ１ないし
Ｒ５……抵抗、Ｑ１とＱ２……トランジスタ、
RL……リレー巻線、rl……リレー接点、INV…
…インバータ、Ｇ…NANDゲート、＊OPLO…
…システム・リセツト信号。

Claims (1)

【実用新案登録請求の範囲】
1. フアイル装置と、該フアイル装置を制御する制
   御装置と、中央処理装置と、フアイル装置用電源
   と、制御装置用電源と、中央処理装置用電源とを
   具備し、且つ上記フアイル装置用電源、制御装置
   用電源および中央処理装置用電源の交流側電源が
   共通化されているシステムにおけるフアイル保護
   装置であつて、上記中央処理装置の電源が確立し
   たことを条件に所定値となり上記交流側電源がオ
   フしたことを条件に他の所定値となる制御装置イ
   ンタフエース信号が上記中央処理装置から上記制
   御装置に送られ、上記制御装置が、上記制御装置
   インタフエース信号が所定値のときオンし他の所
   定値のときオフする半導体スイツチ手段と、上記
   半導体スイツチ手段に直列接続され且つ付勢され
   た時にその接点を開くリレーと、上記半導体スイ
   ツチ手段と上記リレーとより成る直列回路を上記
   制御装置用電源に接続する手段と、上記リレーの
   接点が閉じている時に低レベルの信号を出力し上
   記リレーの接点が開いている時に高レベルの信号
   を出力する第１の信号生成手段と、上記半導体ス
   イツチ手段がオンしている時に高レベルの信号を
   出力し上記半導体スイツチ手段がオフしている時
   に低レベルの信号を出力する半導体装置よりなる
   第２の信号生成手段と、上記第１の信号生成手段
   および第２の信号生成手段が共に高レベルの信号
   を出力している時のみ高レベルの信号を出力する
   第３の信号生成手段とを具備し、さらに上記第３
   の信号生成手段の出力が低レベルの場合にはデー
   タの書込みを禁止する値を持つデバイス・インタ
   フエース信号が上記フアイル装置に送られるよう
   に構成されていることを特徴とするフアイル保護
   装置。