JPS63269643A - 端末制御装置 - Google Patents
端末制御装置Info
- Publication number
- JPS63269643A JPS63269643A JP10496487A JP10496487A JPS63269643A JP S63269643 A JPS63269643 A JP S63269643A JP 10496487 A JP10496487 A JP 10496487A JP 10496487 A JP10496487 A JP 10496487A JP S63269643 A JPS63269643 A JP S63269643A
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- JP
- Japan
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- terminal
- data
- buffer memory
- control circuit
- terminal control
- Prior art date
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 14
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数端末との間でデータ転送を行う端末制御装置に於い
て、各端末に対応する複数個の端末制御回路とバッファ
メモリ間にデータ転送専用のバスを、バッファメモリの
制御回路にダイレクトメモリアクセス制御回路を夫々設
け、データ転送専用バスを介してダイレクトメモリアク
セス制御回路がバッファメモリと端末制御回路間のデー
タ転送を行う。
て、各端末に対応する複数個の端末制御回路とバッファ
メモリ間にデータ転送専用のバスを、バッファメモリの
制御回路にダイレクトメモリアクセス制御回路を夫々設
け、データ転送専用バスを介してダイレクトメモリアク
セス制御回路がバッファメモリと端末制御回路間のデー
タ転送を行う。
本発明は複数端末との間でデータ転送を行う端末制御装
置に関するものである。
置に関するものである。
第５図は従来の複数端末と端末制御装置間のデータ転送
の一例を示す図である。
の一例を示す図である。
図中、■は端末制御装置、２Ｉ〜２７は夫々端末、１０
は制御部、１１はメモリ、１２は共通バス、１３＋〜１
３゜は夫々端末制御回路、１４．〜１４、は夫々ＤＭＡ
Ｃ回路である。尚以下全図を通じ同一記号は同一対象物
を表す。
は制御部、１１はメモリ、１２は共通バス、１３＋〜１
３゜は夫々端末制御回路、１４．〜１４、は夫々ＤＭＡ
Ｃ回路である。尚以下全図を通じ同一記号は同一対象物
を表す。
複数の端末２１〜２ｏとの間でデータ転送を行う機能を
有する端末制御装置１ば第５図に示す様に、制御部１０
、メモリ１１、共通バス１２、及び端末２Ｉ向けの端末
制御回路１３、〜端末２７向げの端末制御回路１３゜等
から構成される。
有する端末制御装置１ば第５図に示す様に、制御部１０
、メモリ１１、共通バス１２、及び端末２Ｉ向けの端末
制御回路１３、〜端末２７向げの端末制御回路１３゜等
から構成される。
従来方式では端末制御装置１と端末２゜間でデータ転送
を行う場合、端末制御装置１の制御部１０は端末２．、
用の端末制御部回路１３□にアクセスし、アクセスされ
た端末制御回路１３ｎは内蔵するダイレクトメモリアク
セス制御回路１４、（以下簡単のためＤＭＡＣ回路と云
う）を動作させてメモリ１１にアクセスし、以後制御部
１０とは関係なくＤＭＡＣ回路１４Ｉ、がメモリ１１〜
端末２゜間で共通バス１２を経由してデータ転送を行い
、データ転送終了後、ＤＭＡＣ回路１４７が制御部１０
に対し終了信号を送出する手順を採っていた。
を行う場合、端末制御装置１の制御部１０は端末２．、
用の端末制御部回路１３□にアクセスし、アクセスされ
た端末制御回路１３ｎは内蔵するダイレクトメモリアク
セス制御回路１４、（以下簡単のためＤＭＡＣ回路と云
う）を動作させてメモリ１１にアクセスし、以後制御部
１０とは関係なくＤＭＡＣ回路１４Ｉ、がメモリ１１〜
端末２゜間で共通バス１２を経由してデータ転送を行い
、データ転送終了後、ＤＭＡＣ回路１４７が制御部１０
に対し終了信号を送出する手順を採っていた。
然しなから上記従来方式では共通バス１２を制御部１０
、及び複数のＤＭＡＣ回路１４．〜１４．ｌが共用する
ためシステムとして高速度のデータ転送を行うことが出
来ないと云う問題点があった。
、及び複数のＤＭＡＣ回路１４．〜１４．ｌが共用する
ためシステムとして高速度のデータ転送を行うことが出
来ないと云う問題点があった。
上記問題点は第１図の原理図に示す様に、複数端末との
間でデータ転送を行う端末制御装置１に於いて、複数端
末の夫々に対応する端末制御回路１３、〜１３１１ と
バッファメモリ１５間の転送データの専用通信路である
端末データ転送バス１８と、ダイレクトメモリアクナス
制御回路１７を有し、端末データ転送バス１８を介して
一定周期で複数個の端末制御回路１３、〜１３゜を常時
ポーリングして送信データの有無を検出するバッファメ
モリ制御回路１６とを具備することにより解決される。
間でデータ転送を行う端末制御装置１に於いて、複数端
末の夫々に対応する端末制御回路１３、〜１３１１ と
バッファメモリ１５間の転送データの専用通信路である
端末データ転送バス１８と、ダイレクトメモリアクナス
制御回路１７を有し、端末データ転送バス１８を介して
一定周期で複数個の端末制御回路１３、〜１３゜を常時
ポーリングして送信データの有無を検出するバッファメ
モリ制御回路１６とを具備することにより解決される。
本発明に依ると、バッファメモリ制御回路１６は端末デ
ータ転送バス１８を介して一定周期で複数個の端末制御
回路１３．〜１３．を常時ポーリングして送信データの
有無を検出し、若し送信データが有る時はダイレクトメ
モリアクセス制御回路１７によりバッファメモリ１５か
ら端末制御回路１３１〜１３７にデータ転送したり、端
末制御回路１３．−１３０からバッファメモリ１５にデ
ータ転送を行う。
ータ転送バス１８を介して一定周期で複数個の端末制御
回路１３．〜１３．を常時ポーリングして送信データの
有無を検出し、若し送信データが有る時はダイレクトメ
モリアクセス制御回路１７によりバッファメモリ１５か
ら端末制御回路１３１〜１３７にデータ転送したり、端
末制御回路１３．−１３０からバッファメモリ１５にデ
ータ転送を行う。
第２図は本発明の一実施例を示す図である。
第３図は動作説明図である。
第４図はへソファメモリ制御回路のブロック図である。
図中、１５はバッファメモリ、１６はバッファメモリ制
御回路、１６ａは転送要求回路、１６ｂは送受信回路、
１７はＤＭＡＣ回路、１８は端末データ転送バスである
。
御回路、１６ａは転送要求回路、１６ｂは送受信回路、
１７はＤＭＡＣ回路、１８は端末データ転送バスである
。
本発明では従来の共通バス１２の他に端末データ転送バ
ス１８、バッファメモリ１５、及びＤＭＡ（Ｊ］路１７
を内蔵するバッファメモリ制御回路１６を設ける。
ス１８、バッファメモリ１５、及びＤＭＡ（Ｊ］路１７
を内蔵するバッファメモリ制御回路１６を設ける。
バッファメモリ制御回路１６は端末データ転送バス１８
を使用し、複数の端末制御回路１３．〜１３゜とバッフ
ァメモリ１５間のデータ転送、及びバッファメモリ１５
に対するリード／ライト動作を一連の動作として行うこ
とにより、端末２１〜２ｆｉとバッファメモリ１５間で
データ転送を行う。
を使用し、複数の端末制御回路１３．〜１３゜とバッフ
ァメモリ１５間のデータ転送、及びバッファメモリ１５
に対するリード／ライト動作を一連の動作として行うこ
とにより、端末２１〜２ｆｉとバッファメモリ１５間で
データ転送を行う。
即ち、バッファメモリ制御回路１６は第３図の■に示す
様に、ポーリング方式により一定周期で各端末制御回路
１３．〜１３ｎに対して順次転送要求信号を発信する。
様に、ポーリング方式により一定周期で各端末制御回路
１３．〜１３ｎに対して順次転送要求信号を発信する。
此の転送要求信号を受信した端末制御回路１３゜〜１３
．．は対応する端末２．〜２，１から送信データが有る
時、第３図の■に示す様に送信信号をオンとし、第３図
の■に示す様に転送データを端末データ転送バス１８へ
送出する。
．．は対応する端末２．〜２，１から送信データが有る
時、第３図の■に示す様に送信信号をオンとし、第３図
の■に示す様に転送データを端末データ転送バス１８へ
送出する。
送信信号を受信したバッファメモリ制御回路１６はＤＭ
ＡＣ回路１７を起動し、端末データ転送バス１８からの
転送データを読取り、バッファメモリ１５に格納し、受
信完了で第３図の■に示す様に受信信号を送出する。
ＡＣ回路１７を起動し、端末データ転送バス１８からの
転送データを読取り、バッファメモリ１５に格納し、受
信完了で第３図の■に示す様に受信信号を送出する。
上記説明は端末２．〜２．．からデータを受信する場合
に就いて述べたが、端末２．〜２□に対しデータを送出
する場合も同様であり、此の場合、バッファメモリ制御
回路１６は第３図の■に示す様に、ポーリング方式によ
り一定周期で各端末制御回路１３．〜１３゜に対して順
次転送要求信号を発信する。
に就いて述べたが、端末２．〜２□に対しデータを送出
する場合も同様であり、此の場合、バッファメモリ制御
回路１６は第３図の■に示す様に、ポーリング方式によ
り一定周期で各端末制御回路１３．〜１３゜に対して順
次転送要求信号を発信する。
若しポーリングされた端末制御回路１３＋ 〜１３．ｌ
に対しデータ転送を行う要求がある時、バッファメモリ
制御回路１６はＤＭＡＣ回路１７を起動し、ＤＭＡＣ回
路１７は第３図の■に示す送信信号をオンとし、第３図
の■に示す様に転送データを端末データ転送バス１８へ
送出する。
に対しデータ転送を行う要求がある時、バッファメモリ
制御回路１６はＤＭＡＣ回路１７を起動し、ＤＭＡＣ回
路１７は第３図の■に示す送信信号をオンとし、第３図
の■に示す様に転送データを端末データ転送バス１８へ
送出する。
送信信号を受信した端末制御回路１３．〜１３．．は端
末データ転送バス１８から転送データを読取り、対応す
る端末２．〜２７へ送出し、受信完了で第３図の■に示
す様に受信信号を送出する。
末データ転送バス１８から転送データを読取り、対応す
る端末２．〜２７へ送出し、受信完了で第３図の■に示
す様に受信信号を送出する。
尚メモリ１１に格納されているデータをバッファメモ１
月５に転送し、又逆にバッファメモリ１５に格納されて
いるデータをメモリ１１に転送する操作は制御部１０に
より行われる。
月５に転送し、又逆にバッファメモリ１５に格納されて
いるデータをメモリ１１に転送する操作は制御部１０に
より行われる。
尚バッファメモリ制御回路１６は第４図に示す様に転送
要求回路１６ａ、送受信回路１６ｂ、及びＤＭＡＣ回路
１７から構成される。
要求回路１６ａ、送受信回路１６ｂ、及びＤＭＡＣ回路
１７から構成される。
転送要求回路１６ａは送受信回路１６ｂの指示に従い端
末制御回路１３Ｉ〜１３．に対し順次転送要求信号を発
信し、送受信回路１６ｂはバッファメモリ１５と端末制
御回路１３．〜１３．間で転送データの授受を行うため
、送信信号と受信信号の授受、及びバッファメモリ１５
に対するリード／ライト信号の発信等を行う。
末制御回路１３Ｉ〜１３．に対し順次転送要求信号を発
信し、送受信回路１６ｂはバッファメモリ１５と端末制
御回路１３．〜１３．間で転送データの授受を行うため
、送信信号と受信信号の授受、及びバッファメモリ１５
に対するリード／ライト信号の発信等を行う。
以上詳細に説明した様に本発明によれば、複数個の端末
との間のデータ転送は共通バスとは別の端末データ転送
バスを経由して行われ、従来方式の様に各端末制御回路
毎にＤＭＡＣ回路を設ける必要がないと云う大きい効果
がある。
との間のデータ転送は共通バスとは別の端末データ転送
バスを経由して行われ、従来方式の様に各端末制御回路
毎にＤＭＡＣ回路を設ける必要がないと云う大きい効果
がある。
第１図は本発明の原理図である。
第２図は本発明の一実施例を示す図である。
第３図は動作説明図である。
第４図はへソファメモリ制御回路のブロック図である。
第５図は従来の複数端末と端末制御装置間のデータ転送
の一例を示す図である。 図中、１は端末制御装置、２、〜２ｏは夫々端末、１０
は制御部、１１はメモリ、１２は共通バス、１３、〜１
３．．は夫々端末制御回路、１４１〜１４□は夫々ＤＭ
ＡＣ回路、１５はバッファメモリ、１６はへソファメモ
リ制御回路、１６ａは転送要求回路、１６ｂは送受信回
路、１７はＤＭＡＣ回路、１８は端末データ転送バスで
ある。
の一例を示す図である。 図中、１は端末制御装置、２、〜２ｏは夫々端末、１０
は制御部、１１はメモリ、１２は共通バス、１３、〜１
３．．は夫々端末制御回路、１４１〜１４□は夫々ＤＭ
ＡＣ回路、１５はバッファメモリ、１６はへソファメモ
リ制御回路、１６ａは転送要求回路、１６ｂは送受信回
路、１７はＤＭＡＣ回路、１８は端末データ転送バスで
ある。
Claims (1)
- 【特許請求の範囲】 複数端末との間でデータ転送を行う端末制御装置（１）
に於いて、 該複数端末の夫々に対応する端末制御回路（１３＿１〜
１３＿ｎ）とバッファメモリ（１５）間の転送データの
専用通信路である端末データ転送バス（１８）と、ダイ
レクトメモリアクセス制御回路（１７）を有し、該端末
データ転送バス（１８）を介して一定周期で複数個の該
端末制御回路（１３＿１〜１３＿ｎ）を常時ポーリング
して送信データの有無を検出するバッファメモリ制御回
路（１６）とを具備することを特徴とする端末制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10496487A JPS63269643A (ja) | 1987-04-28 | 1987-04-28 | 端末制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10496487A JPS63269643A (ja) | 1987-04-28 | 1987-04-28 | 端末制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269643A true JPS63269643A (ja) | 1988-11-07 |
Family
ID=14394785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10496487A Pending JPS63269643A (ja) | 1987-04-28 | 1987-04-28 | 端末制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132944A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | データ伝送方式 |
-
1987
- 1987-04-28 JP JP10496487A patent/JPS63269643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132944A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | データ伝送方式 |
| JPH0666798B2 (ja) * | 1988-11-14 | 1994-08-24 | 株式会社東芝 | データ伝送方式 |
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