JPS6326536B2 - - Google Patents
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- JPS6326536B2 JPS6326536B2 JP53064668A JP6466878A JPS6326536B2 JP S6326536 B2 JPS6326536 B2 JP S6326536B2 JP 53064668 A JP53064668 A JP 53064668A JP 6466878 A JP6466878 A JP 6466878A JP S6326536 B2 JPS6326536 B2 JP S6326536B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
Landscapes
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はパターン形成方法に関し、特に超
LSI、バブルメモリなどの微細なパターン間隔が
要求されるパターンの形成方法に関する。
LSI、バブルメモリなどの微細なパターン間隔が
要求されるパターンの形成方法に関する。
超LSI、磁気バルブ素子等においては素子の高
密度化が急速に進められており、高精度かつ超微
細なパターンの形成技術が必要不可欠になつてい
る。このようなパターンを形成するためには、第
１に高精度な露光用マスクの製作、第２にパター
ン化すべき層上への露光用マスクパターンの転写
（露光）、第３に転写されたパターンをマスクとし
てパターン化すべき層のエツチングが必要であ
る。しかしながらこの様な方法により微細パター
ンを形成する場合、まず、高精度な露光用マスク
を製作することが容易でなく１チツプの面積が大
型化した場合には特に顕著となつてくる。たとえ
ば1μｍの間隔をもつた10×10mm2のチツプから成
る露光用マスクを得るためには多額の費用と時間
を費してしまう。又露光用マスクパターンの転写
技術においても通常の光学露光の実用的限界の
1μｍ程度になると露光、現像条件の制御が容易
ではなく精度良く転写することが困難になつてく
る。
密度化が急速に進められており、高精度かつ超微
細なパターンの形成技術が必要不可欠になつてい
る。このようなパターンを形成するためには、第
１に高精度な露光用マスクの製作、第２にパター
ン化すべき層上への露光用マスクパターンの転写
（露光）、第３に転写されたパターンをマスクとし
てパターン化すべき層のエツチングが必要であ
る。しかしながらこの様な方法により微細パター
ンを形成する場合、まず、高精度な露光用マスク
を製作することが容易でなく１チツプの面積が大
型化した場合には特に顕著となつてくる。たとえ
ば1μｍの間隔をもつた10×10mm2のチツプから成
る露光用マスクを得るためには多額の費用と時間
を費してしまう。又露光用マスクパターンの転写
技術においても通常の光学露光の実用的限界の
1μｍ程度になると露光、現像条件の制御が容易
ではなく精度良く転写することが困難になつてく
る。
本発明の目的は露光用マスクの製作限界を超え
る様な微細パターン間隔を必要とするパターンを
高精度、かつ容易に作ることができるパターン形
成方法を提供することにある。
る様な微細パターン間隔を必要とするパターンを
高精度、かつ容易に作ることができるパターン形
成方法を提供することにある。
本発明によれば基板上に設けられたパターン化
するべき第一の層上にパターン間隔を制御するた
めの第二の層を形成した後マスクパターンを形成
し、第二の層をイオンエツチングし、その後第一
の層をエツチングすることを特徴とする方法が得
られ、超微細な第一層のパターン間隔を得ること
ができる。この場合第一層のパターン間隔は、第
二層のパターン間隔制御層の膜厚を制御すること
により自由を変えることができるためパターン間
隔の制御を容易に行なうことができる。
するべき第一の層上にパターン間隔を制御するた
めの第二の層を形成した後マスクパターンを形成
し、第二の層をイオンエツチングし、その後第一
の層をエツチングすることを特徴とする方法が得
られ、超微細な第一層のパターン間隔を得ること
ができる。この場合第一層のパターン間隔は、第
二層のパターン間隔制御層の膜厚を制御すること
により自由を変えることができるためパターン間
隔の制御を容易に行なうことができる。
本発明において使われるイオンエツチング法
は、基板に対してシヤワー状にイオンビームを照
射させ、マスクと、エツチングされるべき層との
スパツタ速度の差を利用してエツチングするもの
である。このイオンエツチングによつて形成され
るパターン精度は第１図に示すようにマスクとし
て形成したパターン厚さに依存することが知られ
ている。横軸はマスクの厚さｈ、縦軸はパターン
幅変化量ΔWである。このパターン幅変化量ΔW
が正、即ちパターン巾が太るという性質はスパツ
タされた原子がマスク側壁に付着するためと説明
される。マスク膜厚が充分厚い場合にはこのパタ
ーン幅変化量ΔWはほぼエツチング膜厚ｄに比例
して増大しΔW＝αdの関係にある。αはエツチン
グ条件、エツチングされる材質によつて若干異な
りα＝0.7〜1.3の値を持つ。今、充分厚いマスク
パターンによつて膜厚d1の第一層、膜厚d2の第二
層をもつ二層膜を連続してイオンエツチングした
場合を考えるとマスクと第一層のパターン幅変化
量はΔW＝α1d2＋α2＋d2となる。このことは第二
の層の膜厚d2を制御することによつて、第一の層
のパターン間隔を制御できることを意味してい
る。即ち、マスクのパターン間隔がW1のとき第
一の層のパターン間隔W2としたいならば、第二
の層の膜厚をW1−W2−α1d2／α2とすればよい。又 第一の層のエツチングはプラズマエツチングでも
よいし化学エツチングでもよい。第一の層のエツ
チングが十分制御されオーバーエツチングがほと
んどない場合には第二の層の膜厚をW1−W2／α2と 選べばよい。又、オーバーエツチングによるパタ
ーン間隔増加量をΔW′とすると第二の層の膜厚
はW1＋ΔW′−W2／α2とすればよい。微細なパター ン間隔を作りたい場合、第二の層の膜厚を制御す
ることはマスクパターン間隔を制御することより
はるかに容易であるので本発明の方法を用いれば
マスク形成限界を超える様な微細なパターン間隔
を容易に作り得る。
は、基板に対してシヤワー状にイオンビームを照
射させ、マスクと、エツチングされるべき層との
スパツタ速度の差を利用してエツチングするもの
である。このイオンエツチングによつて形成され
るパターン精度は第１図に示すようにマスクとし
て形成したパターン厚さに依存することが知られ
ている。横軸はマスクの厚さｈ、縦軸はパターン
幅変化量ΔWである。このパターン幅変化量ΔW
が正、即ちパターン巾が太るという性質はスパツ
タされた原子がマスク側壁に付着するためと説明
される。マスク膜厚が充分厚い場合にはこのパタ
ーン幅変化量ΔWはほぼエツチング膜厚ｄに比例
して増大しΔW＝αdの関係にある。αはエツチン
グ条件、エツチングされる材質によつて若干異な
りα＝0.7〜1.3の値を持つ。今、充分厚いマスク
パターンによつて膜厚d1の第一層、膜厚d2の第二
層をもつ二層膜を連続してイオンエツチングした
場合を考えるとマスクと第一層のパターン幅変化
量はΔW＝α1d2＋α2＋d2となる。このことは第二
の層の膜厚d2を制御することによつて、第一の層
のパターン間隔を制御できることを意味してい
る。即ち、マスクのパターン間隔がW1のとき第
一の層のパターン間隔W2としたいならば、第二
の層の膜厚をW1−W2−α1d2／α2とすればよい。又 第一の層のエツチングはプラズマエツチングでも
よいし化学エツチングでもよい。第一の層のエツ
チングが十分制御されオーバーエツチングがほと
んどない場合には第二の層の膜厚をW1−W2／α2と 選べばよい。又、オーバーエツチングによるパタ
ーン間隔増加量をΔW′とすると第二の層の膜厚
はW1＋ΔW′−W2／α2とすればよい。微細なパター ン間隔を作りたい場合、第二の層の膜厚を制御す
ることはマスクパターン間隔を制御することより
はるかに容易であるので本発明の方法を用いれば
マスク形成限界を超える様な微細なパターン間隔
を容易に作り得る。
次に本発明についてイオンエツチング法を用い
て加工する場合を例にとり従来方法と比較しなが
ら図を用いて説明する。第２図〜第４図は従来方
法の工程に従う断面図であり、第５図〜第８図は
本発明の工程に従う断面図である。図中の１は基
板であり、２はパターン化されるべき第一の層で
あり、d1の膜厚を持つている。３はパターン間隔
制御層なる第二の層でありd2の膜厚を持つてい
る。４はマスク層であり例えばフオトレジストで
できている。基板上１に第一の層が付着され、そ
の上に本発明の例では第二の層が付着される。そ
の後例えばパターン間隔W1を持つたレジストパ
ターンが露光によつて作られる。これが第２図、
第５図である。次に本発明によれば第二の層がイ
オンエツチングされる。これが第６図である。こ
こで第二の層は第一の層よりエツチング速度が速
いことが望ましい。次に第一の層がイオンエツチ
ングされる。これが第３図、第７図である。最後
にマスク層、第二の層が除去されたのが第４図、
第８図である。
て加工する場合を例にとり従来方法と比較しなが
ら図を用いて説明する。第２図〜第４図は従来方
法の工程に従う断面図であり、第５図〜第８図は
本発明の工程に従う断面図である。図中の１は基
板であり、２はパターン化されるべき第一の層で
あり、d1の膜厚を持つている。３はパターン間隔
制御層なる第二の層でありd2の膜厚を持つてい
る。４はマスク層であり例えばフオトレジストで
できている。基板上１に第一の層が付着され、そ
の上に本発明の例では第二の層が付着される。そ
の後例えばパターン間隔W1を持つたレジストパ
ターンが露光によつて作られる。これが第２図、
第５図である。次に本発明によれば第二の層がイ
オンエツチングされる。これが第６図である。こ
こで第二の層は第一の層よりエツチング速度が速
いことが望ましい。次に第一の層がイオンエツチ
ングされる。これが第３図、第７図である。最後
にマスク層、第二の層が除去されたのが第４図、
第８図である。
イオンエツチング法を用いた場合、パターン側
面に再付着物５が積もる。この再付着物５はエツ
チングマスクとして働くためエツチングパターン
はしだいに太くなる。それ故、パターン底辺では
かつたエツチング後のパターン間隔W2は従来例
ではW2＝W1−α1d1であるが本発明によればW2
＝W1−（α1d1＋α2d2）となり、α2d2だけ小さいパ
ターン間隔を得ることができる。従つてd2を自由
に選べばパターン間隔W2は任意に変化させるこ
とができる。なお、イオンエツチングによればレ
ジストは第３，６，７図の様に垂直方向のみでな
く、エツジ部ではエツチング条件によつて異なる
ある角度βをもつてエツチングが進行する。もし
レジスト膜厚が薄すぎるならばサイドエツチング
が生じ本発明の効果を減じる。従つてレジストは
サイドエツチングが生じないだけの膜厚が必要で
ある。以上の様に本発明は微細なパターン間隔を
得るには非常に有効である。
面に再付着物５が積もる。この再付着物５はエツ
チングマスクとして働くためエツチングパターン
はしだいに太くなる。それ故、パターン底辺では
かつたエツチング後のパターン間隔W2は従来例
ではW2＝W1−α1d1であるが本発明によればW2
＝W1−（α1d1＋α2d2）となり、α2d2だけ小さいパ
ターン間隔を得ることができる。従つてd2を自由
に選べばパターン間隔W2は任意に変化させるこ
とができる。なお、イオンエツチングによればレ
ジストは第３，６，７図の様に垂直方向のみでな
く、エツジ部ではエツチング条件によつて異なる
ある角度βをもつてエツチングが進行する。もし
レジスト膜厚が薄すぎるならばサイドエツチング
が生じ本発明の効果を減じる。従つてレジストは
サイドエツチングが生じないだけの膜厚が必要で
ある。以上の様に本発明は微細なパターン間隔を
得るには非常に有効である。
以下に本発明を具体的に説明するために一つの
実施例を示す。なお本発明はこの実施例で制約を
受けるものではなく本発明の思想内での細部の変
更は本発明に含まれるものである。
実施例を示す。なお本発明はこの実施例で制約を
受けるものではなく本発明の思想内での細部の変
更は本発明に含まれるものである。
10×10mm2のバブルメモリチツプの転送路を本発
明の方法でパターン化した、基板はガーネツト結
晶上にSiO2が付着されているものであり、転送
路となるべき層としてパーマロイ（NiFe）を
0.4μｍ、パターン間隔制御層としてAuを0.5μｍ
を電子ビーム蒸着にて連続して付着した。マスク
層はAZ1350J（シプレー社製ポジ型フオトレジス
ト）1.2μｍを用いコンタクト露光法でパターン化
した。このときNiFeパターンの最小パターン間
隔は1μｍであることが要求されているが露光用
マスクとしては最小パターン間隔が1.5μｍのもの
を使用した。このパターン間隔はレジストに転写
されたとき1.7μｍであつた。次にイオンミリング
（ビーユ社製マイクロエツチ）で加速電圧1kV、
電流密度1mA／cm2、Ar圧力５×10-4torrの条件
下でエツチングを行つた。このときAu、NiFeの
エツチング速度はほぼ1500Å／min、500Å／
minでありエツチング時間は各々3.3分、８分で
ありAuを付着してもエツチング時間は3.3分増加
しただけであつた。レジスト及びAuを除去した
後測定したところによるとエツチング後のパター
ン間隔はレジストよりも0.7μｍ減少し1.0μｍとな
つていた。この様にNiFeのパターン間隔が1μｍ
のものを得るために1.5μｍのパターン間隔をもつ
露光用マスクを使つて容易になしうることができ
た。バブルメモリの場合パターン間隔が大きくな
ると転送特性、検出特性に悪い影響を及ぼすが本
発明の方法によれば従来方法で作つたものに比べ
て十分良い特性を得ることができた。又、同様に
して制御層としてAuを1.0μｍ付着し、膜厚1.6μ
ｍのAZ1350Jを使い、1.5μｍのパターン間隔を持
つ露光用マスクを使つてパターン化を行つた場
合、0.5μｍのパターン間隔をもつNiFeパターン
を作ることができた。この様に制御層の膜厚をか
えることによつて任意のパターン間隔を得ること
ができる。なおマスク層としてAZ1350Jを使う場
合、実施例の様にマスク層のパターン間隔を露光
用マスクより大きめにする方が安定して作りやす
い。この分を考慮して制御層の膜厚を考慮すれば
極めて精度のよいパターン間隔を得ることができ
る。以上の様にチツプが微細化、大型化した場
合、微細なパターン間隔を持つ露光用マスクは精
度よく作りにくく高価なものとなるが、本発明を
用いた場合比較的大きめのパターン間隔を持つ露
光用マスクを使用して容易に作ることができる。
従つて本発明を使えば微細なパターン間隔を持つ
チツプを精度よく低コストに作ることができ、ひ
いてはその製品価格を安くし高信頼なものとする
ことができるものである。
明の方法でパターン化した、基板はガーネツト結
晶上にSiO2が付着されているものであり、転送
路となるべき層としてパーマロイ（NiFe）を
0.4μｍ、パターン間隔制御層としてAuを0.5μｍ
を電子ビーム蒸着にて連続して付着した。マスク
層はAZ1350J（シプレー社製ポジ型フオトレジス
ト）1.2μｍを用いコンタクト露光法でパターン化
した。このときNiFeパターンの最小パターン間
隔は1μｍであることが要求されているが露光用
マスクとしては最小パターン間隔が1.5μｍのもの
を使用した。このパターン間隔はレジストに転写
されたとき1.7μｍであつた。次にイオンミリング
（ビーユ社製マイクロエツチ）で加速電圧1kV、
電流密度1mA／cm2、Ar圧力５×10-4torrの条件
下でエツチングを行つた。このときAu、NiFeの
エツチング速度はほぼ1500Å／min、500Å／
minでありエツチング時間は各々3.3分、８分で
ありAuを付着してもエツチング時間は3.3分増加
しただけであつた。レジスト及びAuを除去した
後測定したところによるとエツチング後のパター
ン間隔はレジストよりも0.7μｍ減少し1.0μｍとな
つていた。この様にNiFeのパターン間隔が1μｍ
のものを得るために1.5μｍのパターン間隔をもつ
露光用マスクを使つて容易になしうることができ
た。バブルメモリの場合パターン間隔が大きくな
ると転送特性、検出特性に悪い影響を及ぼすが本
発明の方法によれば従来方法で作つたものに比べ
て十分良い特性を得ることができた。又、同様に
して制御層としてAuを1.0μｍ付着し、膜厚1.6μ
ｍのAZ1350Jを使い、1.5μｍのパターン間隔を持
つ露光用マスクを使つてパターン化を行つた場
合、0.5μｍのパターン間隔をもつNiFeパターン
を作ることができた。この様に制御層の膜厚をか
えることによつて任意のパターン間隔を得ること
ができる。なおマスク層としてAZ1350Jを使う場
合、実施例の様にマスク層のパターン間隔を露光
用マスクより大きめにする方が安定して作りやす
い。この分を考慮して制御層の膜厚を考慮すれば
極めて精度のよいパターン間隔を得ることができ
る。以上の様にチツプが微細化、大型化した場
合、微細なパターン間隔を持つ露光用マスクは精
度よく作りにくく高価なものとなるが、本発明を
用いた場合比較的大きめのパターン間隔を持つ露
光用マスクを使用して容易に作ることができる。
従つて本発明を使えば微細なパターン間隔を持つ
チツプを精度よく低コストに作ることができ、ひ
いてはその製品価格を安くし高信頼なものとする
ことができるものである。
第１図はイオンエツチングにおけるマスク層の
厚さとパターン幅変化量の関係を示す特性図。第
２〜８図はイオンエツチング法を用いて加工する
場合で、第２〜４図は従来方法に基いてパターン
化する場合の断面図を工程に従つて順次示したも
のであり、第５〜８図は本発明に基いてパターン
化する場合の断面図を工程順に示したものであ
る。 ｈ……マスク膜厚、ΔW……パターン幅変化
量、ｄ……エツチング膜厚、α……常数（0.8〜
1.3）、１……基板、２……パターン化されるべき
層、３……パターン間隔制御層、４……マスク層
（レジスト）、５……イオンエツチング再付着物、
W1……レジストのパターン間隔、W2……パター
ン化すべき層のパターン間隔、β……レジストの
エツジ部エツチング角度。
厚さとパターン幅変化量の関係を示す特性図。第
２〜８図はイオンエツチング法を用いて加工する
場合で、第２〜４図は従来方法に基いてパターン
化する場合の断面図を工程に従つて順次示したも
のであり、第５〜８図は本発明に基いてパターン
化する場合の断面図を工程順に示したものであ
る。 ｈ……マスク膜厚、ΔW……パターン幅変化
量、ｄ……エツチング膜厚、α……常数（0.8〜
1.3）、１……基板、２……パターン化されるべき
層、３……パターン間隔制御層、４……マスク層
（レジスト）、５……イオンエツチング再付着物、
W1……レジストのパターン間隔、W2……パター
ン化すべき層のパターン間隔、β……レジストの
エツジ部エツチング角度。
Claims (1)
- 【特許請求の範囲】 １ パターン化されるべき第一の層上にパターン
間隔制御層となる第二の層と、前記第二の層上に
所定のパターン間隔を持つたマスク層を形成した
後、前記マスク層をマスクとして前記第二の層を
イオンエツチング法により前記マスク層のパター
ン間隔よりも狭いパターン間隔を持つた層に加工
し、 次いでこれをマスクとして前記第一の層をエツ
チングし、しかる後に前記マスク層及び前記第二
の層を除去することにより微細パターンを形成す
る方法であつて、 第二の層の膜厚を制御することにより、第一の
層のパターン間隔を制御することを特徴とする微
細パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6466878A JPS54155771A (en) | 1978-05-29 | 1978-05-29 | Pattern forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6466878A JPS54155771A (en) | 1978-05-29 | 1978-05-29 | Pattern forming method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54155771A JPS54155771A (en) | 1979-12-08 |
| JPS6326536B2 true JPS6326536B2 (ja) | 1988-05-30 |
Family
ID=13264792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6466878A Granted JPS54155771A (en) | 1978-05-29 | 1978-05-29 | Pattern forming method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54155771A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130926A (en) * | 1980-03-18 | 1981-10-14 | Nec Corp | Forming method of mask pattern |
| JPS57145377A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Manufacture of schottky barrier type field effect transistor |
| CA1260754A (en) * | 1983-12-26 | 1989-09-26 | Teiji Majima | Method for forming patterns and apparatus used for carrying out the same |
| KR100861212B1 (ko) * | 2006-02-24 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체소자의 미세패턴 형성방법 |
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| JPS5324277A (en) * | 1976-08-18 | 1978-03-06 | Nec Corp | Semiconductor devic e and its production |
-
1978
- 1978-05-29 JP JP6466878A patent/JPS54155771A/ja active Granted
Patent Citations (1)
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|---|---|---|---|---|
| JPS5324277A (en) * | 1976-08-18 | 1978-03-06 | Nec Corp | Semiconductor devic e and its production |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54155771A (en) | 1979-12-08 |
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