JPS63262700A - デジタル可聴音発生回路 - Google Patents
デジタル可聴音発生回路Info
- Publication number
- JPS63262700A JPS63262700A JP62098833A JP9883387A JPS63262700A JP S63262700 A JPS63262700 A JP S63262700A JP 62098833 A JP62098833 A JP 62098833A JP 9883387 A JP9883387 A JP 9883387A JP S63262700 A JPS63262700 A JP S63262700A
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims 1
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル可聴音発生回路に関する。
従来のデジタル可聴音発生回路では、要求に応じた限ら
れた数の可聴音の１周期分のＰＣＭコードをＲＯＭに書
込んでおき、ＰＣＭハイウェイのタイミングに同期して
直接ＲＯＭより読出してＰＣＭハイウェイ上へ信号を送
出していた。
れた数の可聴音の１周期分のＰＣＭコードをＲＯＭに書
込んでおき、ＰＣＭハイウェイのタイミングに同期して
直接ＲＯＭより読出してＰＣＭハイウェイ上へ信号を送
出していた。
上述した従来のデジタル可聴音発生回路は、可聴音の１
周期分のＰＣＭコードのパイ）・数に関係なく均等に分
割されたＲＯＭのメモリ領域に書込むため、短い周期の
可聴音は大半の領域をムダに使ってしまうという欠点が
あり、ＲＯＭの領域を均等に分割するのは、ハードウェ
ア上回路を簡潔にするためで、これを変更するわけには
いかず、また同様の理由で均等に分割されたメモリ領域
はＰＣＭハイウェイ上のどのタイムスロットに対応する
かが固定されるため、ＲＯＭの書込み時、タイムスロッ
トと可聴音の種類は１対１に固定されるという欠点があ
る。
周期分のＰＣＭコードのパイ）・数に関係なく均等に分
割されたＲＯＭのメモリ領域に書込むため、短い周期の
可聴音は大半の領域をムダに使ってしまうという欠点が
あり、ＲＯＭの領域を均等に分割するのは、ハードウェ
ア上回路を簡潔にするためで、これを変更するわけには
いかず、また同様の理由で均等に分割されたメモリ領域
はＰＣＭハイウェイ上のどのタイムスロットに対応する
かが固定されるため、ＲＯＭの書込み時、タイムスロッ
トと可聴音の種類は１対１に固定されるという欠点があ
る。
本発明のデジタル可聴音発生回路は、
各種可聴音のＰＣＭコード化されたデータが書込まれて
いるＲＯＭと、 メモリ領域が均等に分割されていて、各領域はＰＣＭハ
イウェイの各タイムスロッｌ−０、１。
いるＲＯＭと、 メモリ領域が均等に分割されていて、各領域はＰＣＭハ
イウェイの各タイムスロッｌ−０、１。
・・・、ｎに対応しているＲＡＭと、
ＲＡＭの書込みアドレスと読出しアドレスを選択するＲ
ＡＭアドレスセレクタと、 システム立ち上げ時、ＲＯＭから所望のブータラ読出し
、Ｒ，Ａ Ｍアドレスセレクタを制御してアドレスを送
出し、さらにＲＡＭへ書込み信号を送出して、ＲＡＭの
任意の領域にＲＯＭから読出したデータを書込み、各領
域のうち領域を満たさない部分には所定の１周期終了コ
ードを書込むＣＰＵと、 Ｒ，Ａ Ｍから読出されたデータをパラレル／シリアル
変換してＰＣＭ信号として送出するパラレル／シリアル
変換回路と、 ＲＡＭから１周期終了コードが読出されると検出信号を
出力する終了コード検出回路と、ＲＡＭの各タイムスロ
ット毎に読出し用アドレスカウンタを内部に有し、ＣＰ
ＵによりＲＡＭの各領域へのデータの書込みが終了する
と、制御が渡されて、パラレル／シリアル変換回路を起
動し、ＲＡＭアドレスセレクタにアドレスを出力し、Ｐ
ＣＭハイウェイに同期したタイミングでＲＡＭのタイム
スロット０対応領域の先頭アドレス、タイムスロット１
対応領域の先頭アドレス、……と順次データを読出し、
最終タイムスロットｎ対応領域の先頭アドレスのデータ
の読出しが終了すると、タイムスロットＯ対応領域の２
番目のアドレス、タイムスロット１対応領域の２番目の
アドレス、……と順次データを読出し、そして終了コー
ド検出回路より検出信号を入力すると、１周期終了コー
ドが検出されたＲＡＭのタイムスロット対応領域の読出
し用アドレスカウンタを初期化する可聴音発生コントロ
ーラとを有している。
ＡＭアドレスセレクタと、 システム立ち上げ時、ＲＯＭから所望のブータラ読出し
、Ｒ，Ａ Ｍアドレスセレクタを制御してアドレスを送
出し、さらにＲＡＭへ書込み信号を送出して、ＲＡＭの
任意の領域にＲＯＭから読出したデータを書込み、各領
域のうち領域を満たさない部分には所定の１周期終了コ
ードを書込むＣＰＵと、 Ｒ，Ａ Ｍから読出されたデータをパラレル／シリアル
変換してＰＣＭ信号として送出するパラレル／シリアル
変換回路と、 ＲＡＭから１周期終了コードが読出されると検出信号を
出力する終了コード検出回路と、ＲＡＭの各タイムスロ
ット毎に読出し用アドレスカウンタを内部に有し、ＣＰ
ＵによりＲＡＭの各領域へのデータの書込みが終了する
と、制御が渡されて、パラレル／シリアル変換回路を起
動し、ＲＡＭアドレスセレクタにアドレスを出力し、Ｐ
ＣＭハイウェイに同期したタイミングでＲＡＭのタイム
スロット０対応領域の先頭アドレス、タイムスロット１
対応領域の先頭アドレス、……と順次データを読出し、
最終タイムスロットｎ対応領域の先頭アドレスのデータ
の読出しが終了すると、タイムスロットＯ対応領域の２
番目のアドレス、タイムスロット１対応領域の２番目の
アドレス、……と順次データを読出し、そして終了コー
ド検出回路より検出信号を入力すると、１周期終了コー
ドが検出されたＲＡＭのタイムスロット対応領域の読出
し用アドレスカウンタを初期化する可聴音発生コントロ
ーラとを有している。
る。
本発明は、ＰＣＭコード化された可聴音のデータをＲＯ
Ｍに書込んでおき、必要に応じた可聴音のデータを読出
し、各領域がＰＣＭハイウェイの各タイムスロットに対
応しているＲＡＭへ書込み、その後ＲＡＭから読出して
パラレル／シリアル変換してＰＣＭ信号として出力する
ようにしたものである。
Ｍに書込んでおき、必要に応じた可聴音のデータを読出
し、各領域がＰＣＭハイウェイの各タイムスロットに対
応しているＲＡＭへ書込み、その後ＲＡＭから読出して
パラレル／シリアル変換してＰＣＭ信号として出力する
ようにしたものである。
したがって、バイト数の少ない可聴音（１周期の短い可
聴音）などはＲＯＭにつめて書込むことで多数の可聴音
を歩容量のメモリで用意できて、しかもＰＣＭハイウェ
イのタイムスロットに固定されないので、必要と思われ
る可聴音をＲＯＭのメモリ容量の許す限り用意しておけ
ば、システムにより異なった可聴音を要求されても、シ
ステム別のＲＯＭを用意しなくても対応できる。
聴音）などはＲＯＭにつめて書込むことで多数の可聴音
を歩容量のメモリで用意できて、しかもＰＣＭハイウェ
イのタイムスロットに固定されないので、必要と思われ
る可聴音をＲＯＭのメモリ容量の許す限り用意しておけ
ば、システムにより異なった可聴音を要求されても、シ
ステム別のＲＯＭを用意しなくても対応できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデジタル可聴音発生回路の一実施例の
ブロック図、第２図は本実施例の動作説明のためのＲＯ
Ｍ２、ＲＡＭ４のデータ遷移図である。
ブロック図、第２図は本実施例の動作説明のためのＲＯ
Ｍ２、ＲＡＭ４のデータ遷移図である。
Ｒ，ＯＭ ２には各種可聴音のＰＣＭコード化されたデ
ータが書込まれている。ＲＡＭ４は、第２図に示すよう
に、メモリ領域が均等に分割されていて、各領域はＰＣ
Ｍハイウェイの各タイムスロッ１−０ 、１ 、・・・
、ｎに対応している。したがって、所望の可聴音を所望
のＰＣＭハイウェイのタイムスロットに発生させること
ができる。ＲＡＭアドレスセレクタ３はＲＡ、 Ｍ ４
の書込みアドレスと読出しアドレスを選択する。ＣＰ
Ｕ １は、システム立ち１−げ時、ＲＯＭ２から所望の
データを読出し、ＲＡＭアドレスセレクタ３を制御して
アドレスを送出し、さらにＲＡＭ４へ書込み信号を送出
して、ＲＡＭ４の任意の領域にＲＯＭ２から読出したデ
ータを書込む。書込まれる可聴音のデ・−タは１周期の
長さによりバイト数が異なるため、ＣＰＵＩは各領域の
うち領域を満たさない部分にはデータＦＦ（１周期終了
コード）を書込む。パラ１／ル／シリアル変換回路７は
ＲＡＭ４から読出されたデータをパラレル／シリアル変
換してＰＣＭ信号として送出する。終了コード検出回路
６はＲＡＭ４からデータＦＦが読出されると可聴音発生
コントローラ５に検出信号を出力する。可聴音発生コン
トローラ５はＲＡＭ４の各タイムスロット毎に読出し用
アドレスカウンタを内部に有し、ＣＰＵＩによりＦＩＡ
Ｍ４の各領域へのデータの書込みが終了すると、制御が
渡されて、パラレル／シリアル変換回路７を起動し、Ｒ
ＡＭアドレスセレクタ３にアドレスを出力し、ＰＣＭハ
イウェイに同期したタイミングでＲＡＭ４のタイムスロ
ットＯ対応領域の先頭アドレス、タイＪ・スロット１対
応領域の先頭アドレス、……と順次データを読出す。読
出されたデータはパラレル／シリアル変換回路７に入力
されてＰＣＭ信号として送出される。最終タイムスロッ
）ｎ対応領域の先頭アドレスのデータ読出しが終了する
と、ちょうどＰＣＭハイウェイの一周期が終了し、タイ
ムスロット０対応領域の２番Ｌ１のアドレスからデータ
を読出す。同じく、２番目、３番ｌ］ど各タイムスロッ
ト対応領域のアドレスからデータを読出すうちに、１周
期の短い可聴音の領域からＦＦが読出される。
ータが書込まれている。ＲＡＭ４は、第２図に示すよう
に、メモリ領域が均等に分割されていて、各領域はＰＣ
Ｍハイウェイの各タイムスロッ１−０ 、１ 、・・・
、ｎに対応している。したがって、所望の可聴音を所望
のＰＣＭハイウェイのタイムスロットに発生させること
ができる。ＲＡＭアドレスセレクタ３はＲＡ、 Ｍ ４
の書込みアドレスと読出しアドレスを選択する。ＣＰ
Ｕ １は、システム立ち１−げ時、ＲＯＭ２から所望の
データを読出し、ＲＡＭアドレスセレクタ３を制御して
アドレスを送出し、さらにＲＡＭ４へ書込み信号を送出
して、ＲＡＭ４の任意の領域にＲＯＭ２から読出したデ
ータを書込む。書込まれる可聴音のデ・−タは１周期の
長さによりバイト数が異なるため、ＣＰＵＩは各領域の
うち領域を満たさない部分にはデータＦＦ（１周期終了
コード）を書込む。パラ１／ル／シリアル変換回路７は
ＲＡＭ４から読出されたデータをパラレル／シリアル変
換してＰＣＭ信号として送出する。終了コード検出回路
６はＲＡＭ４からデータＦＦが読出されると可聴音発生
コントローラ５に検出信号を出力する。可聴音発生コン
トローラ５はＲＡＭ４の各タイムスロット毎に読出し用
アドレスカウンタを内部に有し、ＣＰＵＩによりＦＩＡ
Ｍ４の各領域へのデータの書込みが終了すると、制御が
渡されて、パラレル／シリアル変換回路７を起動し、Ｒ
ＡＭアドレスセレクタ３にアドレスを出力し、ＰＣＭハ
イウェイに同期したタイミングでＲＡＭ４のタイムスロ
ットＯ対応領域の先頭アドレス、タイＪ・スロット１対
応領域の先頭アドレス、……と順次データを読出す。読
出されたデータはパラレル／シリアル変換回路７に入力
されてＰＣＭ信号として送出される。最終タイムスロッ
）ｎ対応領域の先頭アドレスのデータ読出しが終了する
と、ちょうどＰＣＭハイウェイの一周期が終了し、タイ
ムスロット０対応領域の２番Ｌ１のアドレスからデータ
を読出す。同じく、２番目、３番ｌ］ど各タイムスロッ
ト対応領域のアドレスからデータを読出すうちに、１周
期の短い可聴音の領域からＦＦが読出される。
これは１周期終了コードで、終了コード検出回路６はこ
れを検出し、可聴音発生コントローラ５に対し検出値け
を送出する。可聴音発生コントローラ５はこれを受けて
、その可聴音のデータが書込よれているＲＡＭ４のタイ
ムスロット対応領域読出し用のコントローラ５内部のア
ドレスカウンタを初期化する。各可聴音についても同様
に、各々の１周期が終了すると初期化される。そして、
先頭アトｌ／スからデータが再度読出されパラレル／シ
リアル変換されＰＣＭ信号として出力される。
れを検出し、可聴音発生コントローラ５に対し検出値け
を送出する。可聴音発生コントローラ５はこれを受けて
、その可聴音のデータが書込よれているＲＡＭ４のタイ
ムスロット対応領域読出し用のコントローラ５内部のア
ドレスカウンタを初期化する。各可聴音についても同様
に、各々の１周期が終了すると初期化される。そして、
先頭アトｌ／スからデータが再度読出されパラレル／シ
リアル変換されＰＣＭ信号として出力される。
こうして、各可聴音は各々の周期の連続したＰＣＭ信号
として出力される。
として出力される。
以−１−説明したように本発明は、ＰＣＭコード化、さ
れた可聴音のデータをＲＯＭに書込んでおき、必要に応
じた可聴音のデータを読出し、ＲＡＭへ書込むことによ
り、バ・イト数の少ない可聴音（１周期の短い可聴音）
などはＲＯＭにつめて書込むことで多数の可聴音を歩容
量のメモリで用意できて、ＬかもＰＣＭハイウェイのタ
イムスロットに固定されないので、必要と思われる可聴
音をＲＯＭのメモリ容量の許す限り用意しておけば、シ
ステムにより異なった可聴音を要求されても、システム
別のＲＯＭを用意しなくても対応できる効果がある。
れた可聴音のデータをＲＯＭに書込んでおき、必要に応
じた可聴音のデータを読出し、ＲＡＭへ書込むことによ
り、バ・イト数の少ない可聴音（１周期の短い可聴音）
などはＲＯＭにつめて書込むことで多数の可聴音を歩容
量のメモリで用意できて、ＬかもＰＣＭハイウェイのタ
イムスロットに固定されないので、必要と思われる可聴
音をＲＯＭのメモリ容量の許す限り用意しておけば、シ
ステムにより異なった可聴音を要求されても、システム
別のＲＯＭを用意しなくても対応できる効果がある。
第１図は本発明の可聴音発生回路の一実施例のブロック
図、第２図は本実施例の動作説明のためのＲＯＭ２から
ＲＡＭ４へのデータの遷移を示す遷移図である。 １・・・ＣＰＵ、 ２・・・ＲＯＭ、 ３・・・ＲＡＭアドレスセレクタ、 ４・・・ＲＡＭ、 ５・・・可聴音発生コントローラ、 ６・・・終了コード検出回路、 ７・・・パラレル／シリアル変換回路。
図、第２図は本実施例の動作説明のためのＲＯＭ２から
ＲＡＭ４へのデータの遷移を示す遷移図である。 １・・・ＣＰＵ、 ２・・・ＲＯＭ、 ３・・・ＲＡＭアドレスセレクタ、 ４・・・ＲＡＭ、 ５・・・可聴音発生コントローラ、 ６・・・終了コード検出回路、 ７・・・パラレル／シリアル変換回路。
Claims (1)
- 【特許請求の範囲】 各種可聴音のＰＣＭコード化されたデータが書込まれて
いるＲＯＭと、 メモリ領域が均等に分割されていて、各領域はＰＣＭハ
イウェイの各タイムスロット０、１、・・・、ｎに対応
しているＲＡＭと、 ＲＡＭの書込みアドレスと読出しアドレスを選択するＲ
ＡＭアドレスセレクタと、 システム立ち上げ時、ＲＯＭから所望のデータを読出し
、ＲＡＭアドレスセレクタを制御してアドレスを送出し
、さらにＲＡＭへ書込み信号を送出して、ＲＡＭの任意
の領域にＲＯＭから読出したデータを書込み、各領域の
うち領域を満たさない部分には所定の１周期終了コード
を書込むＣＰＵと、 ＲＡＭから読出されたデータをパラレル／シリアル変換
してＰＣＭ信号として送出するパラレル／シリアル変換
回路と、 ＲＡＭから１周期終了コードが読出されると検出信号を
出力する終了コード検出回路と、 ＲＡＭの各タイムスロット毎に読出し用アドレスカウン
タを内部に有し、ＣＰＵによりＲＡＭの各領域へのデー
タの書込みが終了すると、制御が渡されて、パラレル／
シリアル変換回路を起動し、ＲＡＭアドレスセレクタに
アドレスを出力し、ＰＣＭハイウェイに同期したタイミ
ングでＲＡＭのタイムスロット０対応領域の先頭アドレ
ス、タイムスロット１対応領域の先頭アドレス、……と
順次データを読出し、最終タイムスロットｎ対応領域の
先頭アドレスのデータの読出しが終了すると、タイムス
ロット０対応領域の２番目のアドレス、タイムスロット
１対応領域の２番目のアドレス、……と順次データを読
出し、そして終了コード検出回路より検出信号を入力す
ると、１周期終了コードが検出されたＲＡＭのタイムス
ロット対応領域の読出し用アドレスカウンタを初期化す
る可聴音発生コントローラとを有するデジタル可聴音発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098833A JPS63262700A (ja) | 1987-04-21 | 1987-04-21 | デジタル可聴音発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098833A JPS63262700A (ja) | 1987-04-21 | 1987-04-21 | デジタル可聴音発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262700A true JPS63262700A (ja) | 1988-10-28 |
Family
ID=14230278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098833A Pending JPS63262700A (ja) | 1987-04-21 | 1987-04-21 | デジタル可聴音発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63262700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271425A (ja) * | 1989-04-13 | 1990-11-06 | Koufu Nippon Denki Kk | 高速データ演算処理方式 |
| WO2017138484A1 (ja) | 2016-02-09 | 2017-08-17 | 栄研化学株式会社 | 標的核酸を検出する方法およびそれに用いる核酸プローブ |
-
1987
- 1987-04-21 JP JP62098833A patent/JPS63262700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271425A (ja) * | 1989-04-13 | 1990-11-06 | Koufu Nippon Denki Kk | 高速データ演算処理方式 |
| WO2017138484A1 (ja) | 2016-02-09 | 2017-08-17 | 栄研化学株式会社 | 標的核酸を検出する方法およびそれに用いる核酸プローブ |
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