JPS63250859A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPS63250859A JPS63250859A JP8627687A JP8627687A JPS63250859A JP S63250859 A JPS63250859 A JP S63250859A JP 8627687 A JP8627687 A JP 8627687A JP 8627687 A JP8627687 A JP 8627687A JP S63250859 A JPS63250859 A JP S63250859A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、主としてＭＯＳ−ＦＥＴのような電界効果型
トランジスタの製造方法に係り、特に、そのコンタクト
電極部の形成方法に関する。
トランジスタの製造方法に係り、特に、そのコンタクト
電極部の形成方法に関する。
〈従来の技術〉
従来から、シリコン基板を備えたＭＯＳ−ＦＥＴのコン
タクト電極の一般的な材料としてはアルミニウムが用い
られており、基板中のシリコンが熱処理によってアルミ
ニウム中に溶解し、冷却時に再結晶層が生成することに
よってオーミックコンタクトを形成するようになってい
る。しかし、このような再結晶化が局部的に深く起こる
と、電極がジャンクションを突き抜けて基板にまで到達
してしまうことになる。そのため、ＭＯＳ−ＦＥＴのＰ
Ｎ接合が破壊されて短絡などの問題を引き起こしてしま
う、いわゆるアロイスパイク現象が発生することがあっ
た。
タクト電極の一般的な材料としてはアルミニウムが用い
られており、基板中のシリコンが熱処理によってアルミ
ニウム中に溶解し、冷却時に再結晶層が生成することに
よってオーミックコンタクトを形成するようになってい
る。しかし、このような再結晶化が局部的に深く起こる
と、電極がジャンクションを突き抜けて基板にまで到達
してしまうことになる。そのため、ＭＯＳ−ＦＥＴのＰ
Ｎ接合が破壊されて短絡などの問題を引き起こしてしま
う、いわゆるアロイスパイク現象が発生することがあっ
た。
特に、最近、強くなった高集積化や微細化の要望に応え
て、ＭＯＳ−ＦＥＴのソース領域およびドレイン領域を
接合深さの浅い、いわゆるシャロージャンクシランによ
って構成した場合には、アロイスパイク現象が発生しや
すいという不都合があった。
て、ＭＯＳ−ＦＥＴのソース領域およびドレイン領域を
接合深さの浅い、いわゆるシャロージャンクシランによ
って構成した場合には、アロイスパイク現象が発生しや
すいという不都合があった。
そこで、このようなアロイスパイク現象の発生を抑制す
るために、アルミニウム中に微小量のシリコンを添加し
たうえでコンタクト電極を形成したり、コンタクト電極
とジャンクションとの間にシリサイド層を形成、もしく
は、これとバッファ層とを２重に形成するというような
手段が採用されている。
るために、アルミニウム中に微小量のシリコンを添加し
たうえでコンタクト電極を形成したり、コンタクト電極
とジャンクションとの間にシリサイド層を形成、もしく
は、これとバッファ層とを２重に形成するというような
手段が採用されている。
〈発明が解決しようとする問題点〉
ところが、前述したようなアロイスパイク抑制手段のそ
れぞれには、つぎのような問題点があった。すなわち、
アルミニウム中に微小量のシリコンを添加するという手
段ではシリコンが再析出することがあるため、アロイス
パイク現象の発生を確実に抑制することが難しい。また
、シリサイド層などを形成するという手段ではアロイス
パイク現象の発生を有効に防止することはできるが、そ
の製造工程が複雑となり、コストや手間がかかってしま
う。
れぞれには、つぎのような問題点があった。すなわち、
アルミニウム中に微小量のシリコンを添加するという手
段ではシリコンが再析出することがあるため、アロイス
パイク現象の発生を確実に抑制することが難しい。また
、シリサイド層などを形成するという手段ではアロイス
パイク現象の発生を有効に防止することはできるが、そ
の製造工程が複雑となり、コストや手間がかかってしま
う。
本発明はかかる従来の問題点に鑑み、アロイスパイク現
象の発生を確実に防止することができる電界効果型トラ
ンジスタの製造方法を提供することを目的としている。
象の発生を確実に防止することができる電界効果型トラ
ンジスタの製造方法を提供することを目的としている。
く問題点を解決するための手段〉
本発明は、このような目的を達成するために、フィール
ド酸化膜によって素子領域が分離限定され、この素子領
域にゲート酸化膜が形成された−４電型シリコン基板の
前記ゲート酸化膜上のほぼ中央位置に、ポリシリコンか
らなるゲート電極を形成し、前記素子領域をソース領域
およびドレイン領域に分割する工程と、ソース領域およ
びドレイン領域にそれぞれ接続されるコンタクト電極の
位置に対応する前記ゲート酸化膜の所定位置に、エツチ
ングによってイオン注入用開口部を形成する工程と、前
記フィールド酸化膜、ゲート電極およびゲート酸化膜の
残存部分をマスクとして前記ソース領域およびドレイン
領域に前記基板と反対導電型の不純物をイオン注入し、
前記イオン注入開口部に対応する前記基板の内部に接合
深さの深い第１ジャンクションを形成するとともに、前
記ゲート酸化膜の残存部分に対応する前記第１ジャンク
ションの周囲に接合深さの浅い第２ジャンクションを形
成する工程と、前記フィールド酸化膜、ゲート電極およ
びゲート酸化膜上の全面にわたって絶縁膜を形成し、こ
の絶縁膜の前記イオン注入用開口部に対応する所定位置
に、これらよりも開口面積の少ないソース・コンタクト
ホールおよびドレイン・コンタクトホールを形成する工
程と、前記絶縁膜上にコンタクト電極パターンを形成し
、各コンタクト電極と前記第１ジャンクションのそれぞ
れとを前記ソース・コンタクトホールおよびドレイン・
コンタクトホールを介して接続する工程とによって電界
効果型トランジスタを製造するもダ のである。
ド酸化膜によって素子領域が分離限定され、この素子領
域にゲート酸化膜が形成された−４電型シリコン基板の
前記ゲート酸化膜上のほぼ中央位置に、ポリシリコンか
らなるゲート電極を形成し、前記素子領域をソース領域
およびドレイン領域に分割する工程と、ソース領域およ
びドレイン領域にそれぞれ接続されるコンタクト電極の
位置に対応する前記ゲート酸化膜の所定位置に、エツチ
ングによってイオン注入用開口部を形成する工程と、前
記フィールド酸化膜、ゲート電極およびゲート酸化膜の
残存部分をマスクとして前記ソース領域およびドレイン
領域に前記基板と反対導電型の不純物をイオン注入し、
前記イオン注入開口部に対応する前記基板の内部に接合
深さの深い第１ジャンクションを形成するとともに、前
記ゲート酸化膜の残存部分に対応する前記第１ジャンク
ションの周囲に接合深さの浅い第２ジャンクションを形
成する工程と、前記フィールド酸化膜、ゲート電極およ
びゲート酸化膜上の全面にわたって絶縁膜を形成し、こ
の絶縁膜の前記イオン注入用開口部に対応する所定位置
に、これらよりも開口面積の少ないソース・コンタクト
ホールおよびドレイン・コンタクトホールを形成する工
程と、前記絶縁膜上にコンタクト電極パターンを形成し
、各コンタクト電極と前記第１ジャンクションのそれぞ
れとを前記ソース・コンタクトホールおよびドレイン・
コンタクトホールを介して接続する工程とによって電界
効果型トランジスタを製造するもダ のである。
〈実施例〉
以下、本発明を図面に示す一実施例に基づき詳細に説明
する。
する。
第１図は、本発明の一実施例に係るＮチャネル型ＭＯＳ
−Ｆ ＥＴの製造方法を′示す工程断面図である。こ
の図において、符号１０はＰ形とされたシリコン基板、
１１．１１はコンタクト電極、Ｓはソー大領域、Ｄはド
レイン領域を示している。
−Ｆ ＥＴの製造方法を′示す工程断面図である。こ
の図において、符号１０はＰ形とされたシリコン基板、
１１．１１はコンタクト電極、Ｓはソー大領域、Ｄはド
レイン領域を示している。
つぎに、第１図（ａ）〜（ｅ）に示す工程の手順にした
がって、本実施例の製造方法を説明する。
がって、本実施例の製造方法を説明する。
■Ｐ形シリコン基板１０表面には、選択酸化（Ｌｏｃｏ
ｓ ＞技術で形成された厚いフィールド酸化膜１２．１
２によって分離限定された素子領域が設定され、この素
子領域には薄いゲート酸化膜１３が形成されている。こ
れらのフィールド酸化膜１２．１２およびゲート酸化膜
１３表面の全面にわたってＣＶＤ技術によるポリシリコ
ン膜１４を形成し、このポリシリコン膜１４の不要部分
をエツチングによって除去する。このようにして、ゲー
ト酸化膜１３上のほぼ中央位置にポリシリコン膜１４の
残存部分からなるゲート電極１５を形成し、このゲート
電極１５によって素子領域をソース領域Ｓとドレイン領
域りとに分割する（第１図（ａ）参照）。
ｓ ＞技術で形成された厚いフィールド酸化膜１２．１
２によって分離限定された素子領域が設定され、この素
子領域には薄いゲート酸化膜１３が形成されている。こ
れらのフィールド酸化膜１２．１２およびゲート酸化膜
１３表面の全面にわたってＣＶＤ技術によるポリシリコ
ン膜１４を形成し、このポリシリコン膜１４の不要部分
をエツチングによって除去する。このようにして、ゲー
ト酸化膜１３上のほぼ中央位置にポリシリコン膜１４の
残存部分からなるゲート電極１５を形成し、このゲート
電極１５によって素子領域をソース領域Ｓとドレイン領
域りとに分割する（第１図（ａ）参照）。
■後工程においてソース領域Ｓおよびドレイン領域りに
接続されるコンタク）を極１１．１１の位置に対応する
前記ゲート酸化膜１３０所定位置に、エツチングによっ
てイオン注入用開口部１６．１６を形成する（第１図（
ｂ）参照）。したがって、これらのイオン注入用開口部
１６．１６からは、基板ｌＯそのものの表面が露出する
ことになる。
接続されるコンタク）を極１１．１１の位置に対応する
前記ゲート酸化膜１３０所定位置に、エツチングによっ
てイオン注入用開口部１６．１６を形成する（第１図（
ｂ）参照）。したがって、これらのイオン注入用開口部
１６．１６からは、基板ｌＯそのものの表面が露出する
ことになる。
■フィールド酸化膜１２．１２、ゲート電極１５および
ゲート酸化膜１３の残存部分をマスクとしてソース領域
Ｓおよびドレイン領域りに基板１０と反対導電型の不純
物、すなわち、リン（Ｐ）のようなＮ形不純物をイオン
インプランテーションによってイオン注入する。このこ
とにより、イオン注入開口部１６．１６下の基板１０内
部には接合深さが深く、しかも、不純物濃度の高いＮ形
不純物拡散領域としての第１ジャンクション１７．１７
が形成される一方、ゲート酸化膜１３の残存部分に対応
する第１ジャンクション１７．１７の周囲にはこれと接
続されたＮ形不純物拡散領域としての第２ジャンクショ
ン１８．１８が形成される（第１図（ｃ）参照）。
ゲート酸化膜１３の残存部分をマスクとしてソース領域
Ｓおよびドレイン領域りに基板１０と反対導電型の不純
物、すなわち、リン（Ｐ）のようなＮ形不純物をイオン
インプランテーションによってイオン注入する。このこ
とにより、イオン注入開口部１６．１６下の基板１０内
部には接合深さが深く、しかも、不純物濃度の高いＮ形
不純物拡散領域としての第１ジャンクション１７．１７
が形成される一方、ゲート酸化膜１３の残存部分に対応
する第１ジャンクション１７．１７の周囲にはこれと接
続されたＮ形不純物拡散領域としての第２ジャンクショ
ン１８．１８が形成される（第１図（ｃ）参照）。
この第２ジャンクション１８．１８へのイオン注入はゲ
ート酸化［１３の残存部分を通して行われるため、その
接合深さは第１ジャンクション１７．１７よりも浅くな
り、しかも、その不純物濃度も低くなる。すなわち、こ
の工程においては、ゲート電極１５の直下に不純物濃度
の低いジャンクションが形成されることになるので、従
来公知のＬＤＤ構造と同様にＭＯＳ−ＦＥＴの耐圧性が
向上することになるという利点がある。なお、Ｎ形不純
物については、リンに限定されるものではなく、他のも
のであってもよいことはいうまでもない。
ート酸化［１３の残存部分を通して行われるため、その
接合深さは第１ジャンクション１７．１７よりも浅くな
り、しかも、その不純物濃度も低くなる。すなわち、こ
の工程においては、ゲート電極１５の直下に不純物濃度
の低いジャンクションが形成されることになるので、従
来公知のＬＤＤ構造と同様にＭＯＳ−ＦＥＴの耐圧性が
向上することになるという利点がある。なお、Ｎ形不純
物については、リンに限定されるものではなく、他のも
のであってもよいことはいうまでもない。
■フィールド酸化膜１２．１２、ゲート電極１５および
ゲート酸化膜１３上に、絶縁膜としてのリン・珪酸ガラ
ス（ＰＳＧ ’）膜１９をＣＶＤ技術によって全面にわ
たって形成し、このＰＳＧ膜１９のイオン注入用開口部
１６．１６に対応する所定位置にこれらよりも開口面積
の少ないソース・コンタクトホール２０およびドレイン
・コンタクトホール２１を形成する（第１図（ｄ）参照
）。
ゲート酸化膜１３上に、絶縁膜としてのリン・珪酸ガラ
ス（ＰＳＧ ’）膜１９をＣＶＤ技術によって全面にわ
たって形成し、このＰＳＧ膜１９のイオン注入用開口部
１６．１６に対応する所定位置にこれらよりも開口面積
の少ないソース・コンタクトホール２０およびドレイン
・コンタクトホール２１を形成する（第１図（ｄ）参照
）。
■ＰＳＧ膜１９上にコンタクト電極パターンを形成し、
ソース領域Ｓおよびドレイン領域りに形成された第１ジ
ャンクション１７．１７のそれぞれと各コンタクト電極
１１．１１とをソース・コンタクトホール２０およびド
レイン・コンタクトホール２１を介して接続する（第１
図（ｅ）参照）。
ソース領域Ｓおよびドレイン領域りに形成された第１ジ
ャンクション１７．１７のそれぞれと各コンタクト電極
１１．１１とをソース・コンタクトホール２０およびド
レイン・コンタクトホール２１を介して接続する（第１
図（ｅ）参照）。
なお、以上の説明においては、本発明に係る接続方法を
Ｎチャネル型ＭＯ３−ＦＥＴに適用して説明したが、こ
れに限定されるものではなく、Ｐチャネル型ＭＯ３−Ｆ
ＥＴやコンプリメンタリ型ＭＯ３−ＦＥＴについても適
用できることはいうまでもない。
Ｎチャネル型ＭＯ３−ＦＥＴに適用して説明したが、こ
れに限定されるものではなく、Ｐチャネル型ＭＯ３−Ｆ
ＥＴやコンプリメンタリ型ＭＯ３−ＦＥＴについても適
用できることはいうまでもない。
〈発明の効果〉
以上のように、本発明に係る電界効果型トランジスタの
製造方法によれば、接合深さの深い第１ジヤンクシツン
と接合深さの浅い第２ジャンクションとをイオン注入に
よって同時に形成することができ、しかも、第１ジヤン
クジタンの接合深さを従来のシャロージャンクシシンよ
りも深くしてアロイスパイク現象の発生を防止し得る深
さに形成することが容易にできる。したがって、従来の
ように、シリコンを含有するコンタクト電極材料を用い
てコンタクト電極を形成したり、複雑な工程を必要とす
るシリサイド層などを形成したりする必要がなく、製造
工程を筒易化することができそのため、第１ジャンクシ
ョンの接合深さをアロイスパイク現象の発生を防止し得
る深さに設定しておくことにより、熱処理および冷却時
におけるシリコンとコンタクト電極材料であるアルミニ
ウムとの再結晶化が深く起こったとしても、電極が第１
ジャンクションを突き抜けて基板にまで到達することが
なく、短絡などの発生が確実に防止できる。
製造方法によれば、接合深さの深い第１ジヤンクシツン
と接合深さの浅い第２ジャンクションとをイオン注入に
よって同時に形成することができ、しかも、第１ジヤン
クジタンの接合深さを従来のシャロージャンクシシンよ
りも深くしてアロイスパイク現象の発生を防止し得る深
さに形成することが容易にできる。したがって、従来の
ように、シリコンを含有するコンタクト電極材料を用い
てコンタクト電極を形成したり、複雑な工程を必要とす
るシリサイド層などを形成したりする必要がなく、製造
工程を筒易化することができそのため、第１ジャンクシ
ョンの接合深さをアロイスパイク現象の発生を防止し得
る深さに設定しておくことにより、熱処理および冷却時
におけるシリコンとコンタクト電極材料であるアルミニ
ウムとの再結晶化が深く起こったとしても、電極が第１
ジャンクションを突き抜けて基板にまで到達することが
なく、短絡などの発生が確実に防止できる。
第１図は、本発明の一実施例に係る電界効果型トランジ
スタの製造方法を示す工程断面図である。 １０・・・Ｐ形シリコン基板（−導電型シリコン基板）
、１１・・・コンタクト電極、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１５・・・ゲート電極
、１６・・・イオン注入用開口部、１７・・・第１ジャ
ンクション、１８・・・第２ジヤンクシロン、１９・・
・絶縁膜、２０・・・ソース・コンタクトホール、２１
・・・ドレイン・コンタクトホール、Ｓ・・・ソース領
域、Ｄ・・・ドレイン領域。
スタの製造方法を示す工程断面図である。 １０・・・Ｐ形シリコン基板（−導電型シリコン基板）
、１１・・・コンタクト電極、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１５・・・ゲート電極
、１６・・・イオン注入用開口部、１７・・・第１ジャ
ンクション、１８・・・第２ジヤンクシロン、１９・・
・絶縁膜、２０・・・ソース・コンタクトホール、２１
・・・ドレイン・コンタクトホール、Ｓ・・・ソース領
域、Ｄ・・・ドレイン領域。
Claims (1)
- （１）フィールド酸化膜によって素子領域が分離限定さ
れ、この素子領域にゲート酸化膜が形成された一導電型
シリコン基板の前記ゲート酸化膜上のほぼ中央位置に、
ポリシリコンからなるゲート電極を形成し、前記素子領
域をソース領域およびドレイン領域に分割する工程と、 ソース領域およびドレイン領域にそれぞれ接続されるコ
ンタクト電極の位置に対応する前記ゲート酸化膜の所定
位置に、エッチングによってイオン注入用開口部を形成
する工程と、 前記フィールド酸化膜、ゲート電極およびゲート酸化膜
の残存部分をマスクとして前記ソース領域およびドレイ
ン領域に前記基板と反対導電型の不純物をイオン注入し
、前記イオン注入開口部に対応する前記基板の内部に接
合深さの深い第１ジャンクションを形成するとともに、
前記ゲート酸化膜の残存部分に対応する前記第１ジャン
クションの周囲に接合深さの浅い第２ジャンクションを
形成する工程と、 前記フィールド酸化膜、ゲート電極およびゲート酸化膜
上の全面にわたって絶縁膜を形成し、この絶縁膜の前記
イオン注入用開口部に対応する所定位置に、これらより
も開口面積の少ないソース・コンタクトホールおよびド
レイン・コンタクトホールを形成する工程と、 前記絶縁膜上にコンタクト電極パターンを形成し、各コ
ンタクト電極と前記第１ジャンクションのそれぞれとを
前記ソース・コンタクトホールおよびドレイン・コンタ
クトホールを介して接続する工程と からなることを特徴とする電界効果型トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8627687A JPS63250859A (ja) | 1987-04-08 | 1987-04-08 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8627687A JPS63250859A (ja) | 1987-04-08 | 1987-04-08 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250859A true JPS63250859A (ja) | 1988-10-18 |
Family
ID=13882302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8627687A Pending JPS63250859A (ja) | 1987-04-08 | 1987-04-08 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609658A2 (en) * | 1993-01-12 | 1994-08-10 | Sony Corporation | Output circuit device for charge transfer element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219964A (ja) * | 1983-05-27 | 1984-12-11 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-04-08 JP JP8627687A patent/JPS63250859A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219964A (ja) * | 1983-05-27 | 1984-12-11 | Toshiba Corp | 半導体装置の製造方法 |
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| EP0609658A2 (en) * | 1993-01-12 | 1994-08-10 | Sony Corporation | Output circuit device for charge transfer element |
| EP0609658A3 (en) * | 1993-01-12 | 1994-11-09 | Sony Corp | Output circuit for charge transfer element. |
| US5432364A (en) * | 1993-01-12 | 1995-07-11 | Sony Corporation | Output circuit device for charge transfer element |
| US5498887A (en) * | 1993-01-12 | 1996-03-12 | Sony Corporation | Output circuit device for a charge transfer element having tripartite diffusion layer |
| US5569616A (en) * | 1993-01-12 | 1996-10-29 | Sony Corporation | Process for forming an output circuit device for a charge transfer element having tripartite diffusion layer |
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