JPS63244872A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPS63244872A JPS63244872A JP62078713A JP7871387A JPS63244872A JP S63244872 A JPS63244872 A JP S63244872A JP 62078713 A JP62078713 A JP 62078713A JP 7871387 A JP7871387 A JP 7871387A JP S63244872 A JPS63244872 A JP S63244872A
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- JP
- Japan
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- substrate bias
- potential
- transistor
- generating circuit
- output terminal
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000001681 protective effect Effects 0.000 title abstract 6
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000005513 bias potential Methods 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000009412 basement excavation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の入力保護１ｉ！！！に関するも
ので、特に基板バイアス発生回路の入力保護に使用され
るものである。
ので、特に基板バイアス発生回路の入力保護に使用され
るものである。
〈従来の技術）
一般に基板バイアス発生回路は、Ｎチャンネル・トラン
ジスタの場合、基準電位（ＧＮＤ）より低い電位を基板
バイアスとして与えるものであり、多くの製品に使用さ
れている。第２図に基板バイアス発生回路の一例を示す
。即ち発振回路１の出力を、チャージ・ポンプ・キャパ
シタ２の入力端に接続する。前記チャージ・ポンプ・キ
ャパシタ２の出力端３を、第１のトランジスタ４の２端
子および第２のトランジスタ５の１端子に接続し、第１
のトランジスタ４の他の１端子を基準電位６に接続し、
第２のトランジスタ５の別の２端子を基板バイアス発生
回路の出力端７に接続する。
ジスタの場合、基準電位（ＧＮＤ）より低い電位を基板
バイアスとして与えるものであり、多くの製品に使用さ
れている。第２図に基板バイアス発生回路の一例を示す
。即ち発振回路１の出力を、チャージ・ポンプ・キャパ
シタ２の入力端に接続する。前記チャージ・ポンプ・キ
ャパシタ２の出力端３を、第１のトランジスタ４の２端
子および第２のトランジスタ５の１端子に接続し、第１
のトランジスタ４の他の１端子を基準電位６に接続し、
第２のトランジスタ５の別の２端子を基板バイアス発生
回路の出力端７に接続する。
すなわち、前記発振回路１によって発生した連続パルス
を、前記キャパシタ２によって前記出力端３を遷移さる
せる。前記出力端３の電位が前記基準電位６よりも高く
なった場合、前記第１のトランジスタ４がオン状態にな
り、前記基準電位６に電流を流し、前記出力端３の電位
を前記基準電位にする。逆に、前記出力端３の電位が前
記基準電位６よりも低い場合、前記第１のトランジスタ
４はオフ状態になり、前記出力端３の電位を保持する。
を、前記キャパシタ２によって前記出力端３を遷移さる
せる。前記出力端３の電位が前記基準電位６よりも高く
なった場合、前記第１のトランジスタ４がオン状態にな
り、前記基準電位６に電流を流し、前記出力端３の電位
を前記基準電位にする。逆に、前記出力端３の電位が前
記基準電位６よりも低い場合、前記第１のトランジスタ
４はオフ状態になり、前記出力端３の電位を保持する。
次に、前記基板バイアス発生回路の出力端７の電位が前
記出力端３より高い場合、前記第２のトランジスタ５が
オン状態になり、前記基板バイアス出力端７の電位を、
前記出力端３の電位にする。
記出力端３より高い場合、前記第２のトランジスタ５が
オン状態になり、前記基板バイアス出力端７の電位を、
前記出力端３の電位にする。
逆に、前記基板バイアス出力端７の１！位が前記出力端
３よりも低い場合、前記第２のトランジスタ５はオフ状
態になり、前記基板バイアス出力端７の電位を保持する
。
３よりも低い場合、前記第２のトランジスタ５はオフ状
態になり、前記基板バイアス出力端７の電位を保持する
。
以上のようにして、前記基板バイアス回路出力端子７の
電位はマイナス電位に保持される。
電位はマイナス電位に保持される。
（発明が解決しようとする問題点）
従来、基板バイアス発生回路の外部への出力端子には、
静電破壊の入力保護装置が設けられていなかったため、
静電破壊に対して弱かった。即ち基板バイアス発生回路
に入力保護装置が設けられていなかった理由は、以下の
理由による。
静電破壊の入力保護装置が設けられていなかったため、
静電破壊に対して弱かった。即ち基板バイアス発生回路
に入力保護装置が設けられていなかった理由は、以下の
理由による。
従来の集積回路の内部回路の入力保護装置は、第３図に
示されるようなトランジスタを接続したものであった。
示されるようなトランジスタを接続したものであった。
即ち、入力保護トランジスタ１０の一端に外部への端子
７−を接続し、他の２端子を基板電位６に接続する。外
部端子に非常に高い電位が加わった場合、前記トランジ
スタ１０のブレークダウン特性によって、前記基準電位
６に電流を流し、ＩＣの内部回路１１を保護する。前記
外部端子７−に基準電位６より低い電位が加われば、前
記トランジスタ１０がオン状態になり、前記外部端子７
′の電位を前記基準電位６にする。
７−を接続し、他の２端子を基板電位６に接続する。外
部端子に非常に高い電位が加わった場合、前記トランジ
スタ１０のブレークダウン特性によって、前記基準電位
６に電流を流し、ＩＣの内部回路１１を保護する。前記
外部端子７−に基準電位６より低い電位が加われば、前
記トランジスタ１０がオン状態になり、前記外部端子７
′の電位を前記基準電位６にする。
従来の入力保護装置を、基板バイアス発生回路に接続し
た場合、基板バイアス発生回路が発生させたマイナス電
位を、入力保護装置によって、基準電位にしてしまい、
使用できないものであった。
た場合、基板バイアス発生回路が発生させたマイナス電
位を、入力保護装置によって、基準電位にしてしまい、
使用できないものであった。
そこで本発明は、基板バイアス発生回路の特性をそこな
うことなく、入力保護を行なうことを目的とする。
うことなく、入力保護を行なうことを目的とする。
本発明は、バイアス発生回路をチップ上に持つ半導体装
置において、前記基板バイアス発生回路の出力端子と電
源端子の間に入力保護用ＭＯＳトランジスタを接続し前
記トランジスタの入力ゲートを前記基板バイアス回路の
出力端子に接続したことを￥ＦＩ黴とする半導体入力像
ＩＩ装置である。
置において、前記基板バイアス発生回路の出力端子と電
源端子の間に入力保護用ＭＯＳトランジスタを接続し前
記トランジスタの入力ゲートを前記基板バイアス回路の
出力端子に接続したことを￥ＦＩ黴とする半導体入力像
ＩＩ装置である。
即ち本発明は、基板バイアス発生回路によって発生すべ
き電位においては、前記入力保護用ＭＯＳトランジスタ
はオフして何ら影響を与えず、基板バイアス発生回路の
外部端子に基板バイアス範囲外の電位が加わった場合に
、前記トランジスタにより基板バイアス発生回路を保護
するようにしたものである。
き電位においては、前記入力保護用ＭＯＳトランジスタ
はオフして何ら影響を与えず、基板バイアス発生回路の
外部端子に基板バイアス範囲外の電位が加わった場合に
、前記トランジスタにより基板バイアス発生回路を保護
するようにしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第２図のものと
対応する場合の例であるから、対応個所には同一符号を
付して説明を省略し、特徴とする点の説明を行なう。即
ち基板バイアス発生回路の出力端７に入力保護トランジ
スタ２０のゲートとソースを接続と、ドレインを基準電
位６に接続する。別の入力保護トランジスタ２１のゲー
トとソースも、前記基板バイアス発生回路出力端７に接
続し、トレインは電源８に接続する。
図は同実施例の回路図であるが、これは第２図のものと
対応する場合の例であるから、対応個所には同一符号を
付して説明を省略し、特徴とする点の説明を行なう。即
ち基板バイアス発生回路の出力端７に入力保護トランジ
スタ２０のゲートとソースを接続と、ドレインを基準電
位６に接続する。別の入力保護トランジスタ２１のゲー
トとソースも、前記基板バイアス発生回路出力端７に接
続し、トレインは電源８に接続する。
しかして第１図の回路において、基板バイアス発生回路
の外部端子７に、基板バイアス電位よりも非常に低い電
位が加わった場合、主に前記入力保護トランジスタ２１
あるいは前記別の入力保護トランジスタ２０のブレーク
ダウン特性によって電流を流し、基板バイアス発生回路
を保護する。
の外部端子７に、基板バイアス電位よりも非常に低い電
位が加わった場合、主に前記入力保護トランジスタ２１
あるいは前記別の入力保護トランジスタ２０のブレーク
ダウン特性によって電流を流し、基板バイアス発生回路
を保護する。
前記基板バイアス発生回路の外部端子７に、基準電位６
より高い電位が加わった場合、主に前記入力保護トラン
ジスタ２０あるいは前記別の入力保護トランジスタ２１
がオン状態になって電流を流し、基準電位６あるいは電
源８の電位にして、基板バイアス発生回路を保護する。
より高い電位が加わった場合、主に前記入力保護トラン
ジスタ２０あるいは前記別の入力保護トランジスタ２１
がオン状態になって電流を流し、基準電位６あるいは電
源８の電位にして、基板バイアス発生回路を保護する。
そして、基板バイアス発生回路によって発生すべき電位
においては、前記入力保護トランジスタ２０および前記
別の入力保護トランジスタ２１はオフしており、外部端
子７には影響を与えない。
においては、前記入力保護トランジスタ２０および前記
別の入力保護トランジスタ２１はオフしており、外部端
子７には影響を与えない。
さらに入力保護装置は、外部端子７における基準電位よ
り高い電圧をカットするため、基板バイアス発生回路の
動作開始時の特性が良くなる利点を持つものである。
り高い電圧をカットするため、基板バイアス発生回路の
動作開始時の特性が良くなる利点を持つものである。
なお本発明は実施例のみに限られることなく種々の応用
が可能である。例えば実施例では、入力保護トランジス
タ２１．２２をＮチャンネルとしたがＰチャンネルを用
いた基板バイアス発生回路の場合、トランジスタ２１．
２２をＰチャンネルＭＯＳトランジスタで置きかえるこ
ともできる。
が可能である。例えば実施例では、入力保護トランジス
タ２１．２２をＮチャンネルとしたがＰチャンネルを用
いた基板バイアス発生回路の場合、トランジスタ２１．
２２をＰチャンネルＭＯＳトランジスタで置きかえるこ
ともできる。
また本発明にあってはトランジスタ２１．２２のうちい
ずれか一方を用いる場合にも適用できる。
ずれか一方を用いる場合にも適用できる。
［発明の効果］
以上説明した如く本発明によれば、基板バイアス発生回
路の特性を損なうことなく、入力保護を行なうことがで
きるものである。
路の特性を損なうことなく、入力保護を行なうことがで
きるものである。
第１図は本発明の一実施例の回路図、第２図は従来の基
板バイアス発生回路図、第３図は従来の入力保護装置を
示す回路図である。 １・・・発掘回路、２・・・チャージ・ポンプ・キャパ
シタ、３・・・チャージ・ポンプ・キャパシタの出力端
、４，５・・・Ｎチャンネルトランジスタ、６・・・基
準電圧、７・・・基板バイアス発生回路出力端、８・・
・１！源、２０．２１・・・入力保護トランジスタ。 第 １ 図
板バイアス発生回路図、第３図は従来の入力保護装置を
示す回路図である。 １・・・発掘回路、２・・・チャージ・ポンプ・キャパ
シタ、３・・・チャージ・ポンプ・キャパシタの出力端
、４，５・・・Ｎチャンネルトランジスタ、６・・・基
準電圧、７・・・基板バイアス発生回路出力端、８・・
・１！源、２０．２１・・・入力保護トランジスタ。 第 １ 図
Claims (1)
- 基板バイアス発生回路をチップ上に持つ半導体装置にお
いて、前記基板バイアス発生回路の出力端子と電源端子
の間に入力保護用ＭＯＳトランジスタを接続し前記トラ
ンジスタの入力ゲートを前記基板バイアス回路の出力端
子に接続したことを特徴とする半導体入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078713A JPS63244872A (ja) | 1987-03-31 | 1987-03-31 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078713A JPS63244872A (ja) | 1987-03-31 | 1987-03-31 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244872A true JPS63244872A (ja) | 1988-10-12 |
| JPH0370378B2 JPH0370378B2 (ja) | 1991-11-07 |
Family
ID=13669510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078713A Granted JPS63244872A (ja) | 1987-03-31 | 1987-03-31 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244872A (ja) |
-
1987
- 1987-03-31 JP JP62078713A patent/JPS63244872A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370378B2 (ja) | 1991-11-07 |
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Legal Events
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|---|---|---|---|
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