JPS63244160A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS63244160A JPS63244160A JP7808487A JP7808487A JPS63244160A JP S63244160 A JPS63244160 A JP S63244160A JP 7808487 A JP7808487 A JP 7808487A JP 7808487 A JP7808487 A JP 7808487A JP S63244160 A JPS63244160 A JP S63244160A
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- JP
- Japan
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- bus
- signal
- buses
- control
- control signal
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 15
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 241001664510 Saussurea costus Species 0.000 description 1
- 235000006784 Saussurea lappa Nutrition 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明゛は、情報処理装置におけるバス制御方式に関し
、特に、制御方式の異なる複数のバスを使用する情報処
理装置におけるバス制御方式に関する。
、特に、制御方式の異なる複数のバスを使用する情報処
理装置におけるバス制御方式に関する。
従来、中央処理装置とメモリ装置との間のデータ転送を
行なうためのメモリバスと、中央処理装置と入出力装置
との間のデータ転送を行なうためのＩ１０バスとは、そ
れぞれ異なるインタフェースで設計されていた０例えば
、メモリバスは高速アクセスと広いアドレス空間が要求
されるために、アドレス／データに多くの信号線を必要
とすル、一方、Ｉ１０バスは、メモリバス程の広いアド
レス空間や転送速度は必要としないが、アドレス／デー
タ信号線の他に割込み等のための制御信号線を必要とす
る。
行なうためのメモリバスと、中央処理装置と入出力装置
との間のデータ転送を行なうためのＩ１０バスとは、そ
れぞれ異なるインタフェースで設計されていた０例えば
、メモリバスは高速アクセスと広いアドレス空間が要求
されるために、アドレス／データに多くの信号線を必要
とすル、一方、Ｉ１０バスは、メモリバス程の広いアド
レス空間や転送速度は必要としないが、アドレス／デー
タ信号線の他に割込み等のための制御信号線を必要とす
る。
第４図は従来方式によるメモリバス及びＩ１０バスを使
用したブロック図である。中央処理装置（以下ＣＰＵと
称す＞２０１、メモリ装置（以下ＭＥＭと称す）２０２
、入出力装置（以下Ｉ１０と称す）２０３を有する。Ｃ
ＰＵ２０１とＭＥＭ２０２との間はメモリアドレス／デ
ータ信号２０６と、メモリバス制御信号２０４で接続さ
れる。
用したブロック図である。中央処理装置（以下ＣＰＵと
称す＞２０１、メモリ装置（以下ＭＥＭと称す）２０２
、入出力装置（以下Ｉ１０と称す）２０３を有する。Ｃ
ＰＵ２０１とＭＥＭ２０２との間はメモリアドレス／デ
ータ信号２０６と、メモリバス制御信号２０４で接続さ
れる。
ＣＰＵ２０１とｌ１０２０３と７７）間は、ｌ１０７ド
レス／データ信号２０７と、Ｉ１０バス制御制御部０５
で接続される。
レス／データ信号２０７と、Ｉ１０バス制御制御部０５
で接続される。
第５図はメモリバスの制御方式の一例を示すタイムチャ
ートである。メモリアドレス／データ（ＭＡＤＯ−３１
）にメモリアドレスが有効となり、メモリ要求信号ＭＲ
Ｑがアクティブとなるとメモリアクセスが開始される。
ートである。メモリアドレス／データ（ＭＡＤＯ−３１
）にメモリアドレスが有効となり、メモリ要求信号ＭＲ
Ｑがアクティブとなるとメモリアクセスが開始される。
メモリ側はデータ確定までＷＡＩＴ信号をアクティブと
し、ＭＡＤＯ−３１にデータを有効とすると同時にＷＡ
ＩＴをインアクティブとし、メモリアクセスを終了させ
る。
し、ＭＡＤＯ−３１にデータを有効とすると同時にＷＡ
ＩＴをインアクティブとし、メモリアクセスを終了させ
る。
第６図はＩ１０バスの制御方式の一例を示すタイミング
チャートである。Ｉ１０アドレス（ＩＯＡＯ−１５）に
Ｉ１０アドレスが有効になった後、アドレスストローブ
ＡＳがアクティブになると、Ｉ１０アクセスが開始され
る。工／○側は、データ確定まで応答信号Ｄ Ｔ Ａ
ＣＫをインアクティブとし、Ｉ１０データ（ＩＯＤＯ−
１５）にデータを有効とした後、Ｄ Ｔ Ａ ＣＫをア
クティブとし、Ｉ１０アクセスを終了させる。
チャートである。Ｉ１０アドレス（ＩＯＡＯ−１５）に
Ｉ１０アドレスが有効になった後、アドレスストローブ
ＡＳがアクティブになると、Ｉ１０アクセスが開始され
る。工／○側は、データ確定まで応答信号Ｄ Ｔ Ａ
ＣＫをインアクティブとし、Ｉ１０データ（ＩＯＤＯ−
１５）にデータを有効とした後、Ｄ Ｔ Ａ ＣＫをア
クティブとし、Ｉ１０アクセスを終了させる。
上述したように、メモリバスとＩ１０バスをそれぞれ独
立にプリント基板上のバスコネクタを使用して、メモリ
装置や入出力装置と接続するためには、多くのビン数を
有するコネクタを必要とする。この問題を解決するため
に、複数のバスが同時に使用されないよう制御するバス
制御部と、各バス固有に設けられた制御信号と、前記複
数のバスで共通に使用される共通信号とを有し、該制御
信号の特定の信号によって該共通信号が前記複数のバス
のいずれかに切換えられて使用される方式％式％ 〔発明が解決しようとする問題点〕 上述した従来のバス制御方式は、バス調停機能を有して
いないなめ、複数のバスはいずれもバス制御部を有する
バスマスタ（例えばＣＰＵ）にのみバス使用権がある。
立にプリント基板上のバスコネクタを使用して、メモリ
装置や入出力装置と接続するためには、多くのビン数を
有するコネクタを必要とする。この問題を解決するため
に、複数のバスが同時に使用されないよう制御するバス
制御部と、各バス固有に設けられた制御信号と、前記複
数のバスで共通に使用される共通信号とを有し、該制御
信号の特定の信号によって該共通信号が前記複数のバス
のいずれかに切換えられて使用される方式％式％ 〔発明が解決しようとする問題点〕 上述した従来のバス制御方式は、バス調停機能を有して
いないなめ、複数のバスはいずれもバス制御部を有する
バスマスタ（例えばＣＰＵ）にのみバス使用権がある。
従って、例えばＩ１０バスに接続されている入出力装置
のＤＭＡ１％能を実現することができない、という欠点
がある。
のＤＭＡ１％能を実現することができない、という欠点
がある。
本発明の目的は、上記欠点を除去し、より高度なりＭＡ
機能を有するバス制御方式を提供することにある。
機能を有するバス制御方式を提供することにある。
本発明のバス制御方式の構成は、制御方式の異なる複数
のバスを使用する情報処理装置において、自局がバス使
用権をもっている場合には上記複数のバスを同時に使用
しないようアドレスによって排他的にバスを選択し、他
極がバス使用権をもって上記複数のバス間でＤＭＡ転送
を行なう場合には、バス間で制御信号の変換を行なう機
能を有するバス制御部と、各バス固有に定義付けられた
制御信号を該バスを有する局間で個別に接続する複数の
制御信号部と、各バス共通に定義付けられた共通信号を
全局間で接続する１つの共通信号部と、前記複数のバス
に対する各局からのバス使用権の要求を調停する調停制
御部とから成り、前記バス制御信号は該制御信号の特定
の信号によって該共通信号を前記複数のバスのいずれか
に切換え、かつ、前記ＭＡＭ転送のためのバス使用権の
要求を前記調停制御部が許可した場合には、ＤＭＡ転送
を行なう一方のバスの制御信号を他方のバスの制御信号
に変換することを特徴とする。
のバスを使用する情報処理装置において、自局がバス使
用権をもっている場合には上記複数のバスを同時に使用
しないようアドレスによって排他的にバスを選択し、他
極がバス使用権をもって上記複数のバス間でＤＭＡ転送
を行なう場合には、バス間で制御信号の変換を行なう機
能を有するバス制御部と、各バス固有に定義付けられた
制御信号を該バスを有する局間で個別に接続する複数の
制御信号部と、各バス共通に定義付けられた共通信号を
全局間で接続する１つの共通信号部と、前記複数のバス
に対する各局からのバス使用権の要求を調停する調停制
御部とから成り、前記バス制御信号は該制御信号の特定
の信号によって該共通信号を前記複数のバスのいずれか
に切換え、かつ、前記ＭＡＭ転送のためのバス使用権の
要求を前記調停制御部が許可した場合には、ＤＭＡ転送
を行なう一方のバスの制御信号を他方のバスの制御信号
に変換することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。１０１
は中央処理装置（以下ＣＰＵと称す）、１０２はメモリ
装置（以下ＭＥＭと称す）、１０３は入出力装置（以下
Ｉ１０と称す）を示す。ＣＰＵｌｏｌからＭＥＭ１０２
及び工１０１０３に対して、それぞれメモリバス及びＩ
１０バスが接続されている。メモリバスはメモリバス制
御信号１０４とＩ１０バスと共通に使用されるアドレス
／データ信号１０６とから成る。Ｉ１０バスは、Ｉ１０
バス制御制御部０５およびメモリバスと共通に使用され
るアドレス／データ信号１０６とがら成る。アドレス／
データ信号１０６は、各バスの制御信号１０４又は１０
５のいずれかが有効である時、その有効なバスの形式で
表現されるアドレス／データとして使用される。さらに
ＩｌｏからＤＭＡ要求を行なう場合、ＤＭＡ要求信号１
０７かアクティブとなる。調停制御部１１１によってＤ
ＭＡ要求を許可した場合、ＣＰＵ １０１の各バスへの
制御信号１０９、及び共通信号１１０は論理的にＣＰＵ
ｌ０Ｉから切離され、ＤＭＡ許可信号１０８をアクティ
ブにする。ＤＭＡ許可信号１０８がアクティブになると
、ＤＭＡ要求を行ったＩｌｏはバス制御部１１２を介し
てＭＥＭＩＯ２とＤＭＡ転送を行なう、バス制御部１１
２は、Ｉｌｏからの制御信号１０５をＭＥＭ１０２に対
する制御信号１０４に変換してメモリアクセスを行ない
、ＩｌｏのＤＭＡ転送を終了させる。
は中央処理装置（以下ＣＰＵと称す）、１０２はメモリ
装置（以下ＭＥＭと称す）、１０３は入出力装置（以下
Ｉ１０と称す）を示す。ＣＰＵｌｏｌからＭＥＭ１０２
及び工１０１０３に対して、それぞれメモリバス及びＩ
１０バスが接続されている。メモリバスはメモリバス制
御信号１０４とＩ１０バスと共通に使用されるアドレス
／データ信号１０６とから成る。Ｉ１０バスは、Ｉ１０
バス制御制御部０５およびメモリバスと共通に使用され
るアドレス／データ信号１０６とがら成る。アドレス／
データ信号１０６は、各バスの制御信号１０４又は１０
５のいずれかが有効である時、その有効なバスの形式で
表現されるアドレス／データとして使用される。さらに
ＩｌｏからＤＭＡ要求を行なう場合、ＤＭＡ要求信号１
０７かアクティブとなる。調停制御部１１１によってＤ
ＭＡ要求を許可した場合、ＣＰＵ １０１の各バスへの
制御信号１０９、及び共通信号１１０は論理的にＣＰＵ
ｌ０Ｉから切離され、ＤＭＡ許可信号１０８をアクティ
ブにする。ＤＭＡ許可信号１０８がアクティブになると
、ＤＭＡ要求を行ったＩｌｏはバス制御部１１２を介し
てＭＥＭＩＯ２とＤＭＡ転送を行なう、バス制御部１１
２は、Ｉｌｏからの制御信号１０５をＭＥＭ１０２に対
する制御信号１０４に変換してメモリアクセスを行ない
、ＩｌｏのＤＭＡ転送を終了させる。
第２図は本発明の一実施例による信号のタイムチャート
を示す、メモリアドレスの下位１６ビツトＭＡＤ １６
−３１と、Ｉ１０アドレス１６ビツトエ○ＡＯ−１５、
及びメモリアドレスの上位１６ビツトＭＡＤＯ−１５と
Ｉ１０データ１６ビツト、ｌ０ＤＯ−１５は、それぞれ
共通のコネクタ端子を使用し、メモリアクセスかＩ１０
アクセスかによって切替えられる。メモリアクセスの場
合、ＭＡＤＯ−３１にアドレスを有効とするＭＲＱをア
クティブとし、メモリ側はデータをＭＡＤＯ−３１に出
力してＷＡＩ’ｌ’をインアクティブとすることにより
、メモリアクセスを終了する。Ｉ１０アクセスの場合、
ｌ０ＡＯ−１５にアドレスを有効とした後、ＡＳをアク
ティブとし、Ｉ１０側はデータをｌ０ＤＯ−１５に出力
してＤＴＡＣＫをアクティブとすることにより、Ｉ／○
アクセスを終了する。メモリアクセスとＩ１０アクセス
とは、バス制御部により排他的に行なわれる。
を示す、メモリアドレスの下位１６ビツトＭＡＤ １６
−３１と、Ｉ１０アドレス１６ビツトエ○ＡＯ−１５、
及びメモリアドレスの上位１６ビツトＭＡＤＯ−１５と
Ｉ１０データ１６ビツト、ｌ０ＤＯ−１５は、それぞれ
共通のコネクタ端子を使用し、メモリアクセスかＩ１０
アクセスかによって切替えられる。メモリアクセスの場
合、ＭＡＤＯ−３１にアドレスを有効とするＭＲＱをア
クティブとし、メモリ側はデータをＭＡＤＯ−３１に出
力してＷＡＩ’ｌ’をインアクティブとすることにより
、メモリアクセスを終了する。Ｉ１０アクセスの場合、
ｌ０ＡＯ−１５にアドレスを有効とした後、ＡＳをアク
ティブとし、Ｉ１０側はデータをｌ０ＤＯ−１５に出力
してＤＴＡＣＫをアクティブとすることにより、Ｉ／○
アクセスを終了する。メモリアクセスとＩ１０アクセス
とは、バス制御部により排他的に行なわれる。
第３図はＩｌｏによるＤＭＡ転送を示す信号のタイムチ
ャートである。前半部分は、第２図のメモリアクセスと
同じ＜ｃｐｕによるメモリアクセスを示している。Ｉｌ
ｏからＤＭＡ要求信号ＤＭＡＲＱがアクティブになると
、メモリバスがビジーでなければ、調停制御部はＤＭＡ
許可信号ＤＭＡＣＫをアクティブにする。同時に、バス
制御部はＭＡＤＯ−３１及びＡＳをハイインピーダンス
にする。ＩｌｏはＤＭＡＣＫのアクティブを認識すると
、ｌ０ＡＯ−１５にアドレスを出力してＡＳをアクティ
ブにする。バシ制御部はＤＭＡ許可中であり、かつ、Ａ
Ｓのアクティブを認識すると、メモリバスにＭＲＱ及び
ＣＭＤを出力する。（この時、１６ビツトアクセスであ
ることをＣＭＤによってＭＥＭに通知する）。ＭＥＭは
ＭＡＤ １６−３１によってアドレスを受取り、ＭＡＤ
Ｏ−１５に１６とットデータを出力してＷＡＩＴをイン
アクティブとする。バス制御部はＷＡ Ｉ Ｔインアク
ティブを認識するとＤＴＡＣＫをアクティブにしてＩｌ
ｏのＤＭＡ転送を終了させる。
ャートである。前半部分は、第２図のメモリアクセスと
同じ＜ｃｐｕによるメモリアクセスを示している。Ｉｌ
ｏからＤＭＡ要求信号ＤＭＡＲＱがアクティブになると
、メモリバスがビジーでなければ、調停制御部はＤＭＡ
許可信号ＤＭＡＣＫをアクティブにする。同時に、バス
制御部はＭＡＤＯ−３１及びＡＳをハイインピーダンス
にする。ＩｌｏはＤＭＡＣＫのアクティブを認識すると
、ｌ０ＡＯ−１５にアドレスを出力してＡＳをアクティ
ブにする。バシ制御部はＤＭＡ許可中であり、かつ、Ａ
Ｓのアクティブを認識すると、メモリバスにＭＲＱ及び
ＣＭＤを出力する。（この時、１６ビツトアクセスであ
ることをＣＭＤによってＭＥＭに通知する）。ＭＥＭは
ＭＡＤ １６−３１によってアドレスを受取り、ＭＡＤ
Ｏ−１５に１６とットデータを出力してＷＡＩＴをイン
アクティブとする。バス制御部はＷＡ Ｉ Ｔインアク
ティブを認識するとＤＴＡＣＫをアクティブにしてＩｌ
ｏのＤＭＡ転送を終了させる。
以上説明したように本発明は、制御方式の異なる複数の
バスを使用する情報処理装置において、複数のバスで共
通に使用される共通信号を、制御信号の特定の信号によ
って、複数のバスのいずれかに切替えて使用することに
より、コネクタの使用端子を削減できる効果がある。さ
らにＤＭＡ転送の場合、バス制御部がＩ１０バスの制御
信号をメモリバスの制御信号と変換することにより、Ｄ
ＭＡ機能が実現できる効果がある。
バスを使用する情報処理装置において、複数のバスで共
通に使用される共通信号を、制御信号の特定の信号によ
って、複数のバスのいずれかに切替えて使用することに
より、コネクタの使用端子を削減できる効果がある。さ
らにＤＭＡ転送の場合、バス制御部がＩ１０バスの制御
信号をメモリバスの制御信号と変換することにより、Ｄ
ＭＡ機能が実現できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例による信号のタイムチャート、第３図
はＩｌｏによるＤＭＡ転送を示す信号のタイムチャート
、第４図は従来方式の一例を示すブロック図、第５図お
よび第６図は従来の制御方式を示すタイムチャートであ
る。 １０１・・・中央処理装置、１０２・・・メモリ装置、
１０３・・・入出力装置、１０４・・・メモリバス制御
信号、１０５・・・Ｉ１０バス制御制御部１０６・・・
アドレス／データ信号、１０７・・・ＤＭＡ要求信号、
１０８ ・Ｄ Ｍ Ａ許可信号、１０９ ・ＣＰ Ｕ制
御信号、１１０・・・ｃＰＵアドレス／データ信号、１
１１・・・調停制御部、１１２・・・バス制御部。 ′２ く 第４ 図 ＮＡｖｏ−３ｔ 〔［℃Ｔ〕フ〕 囮 ］−］！−−−− ＣＨＤ Ｕコ ＷＡＩＴ −「−」− 第ｓｖＪ 第Ｇ フ
本発明の一実施例による信号のタイムチャート、第３図
はＩｌｏによるＤＭＡ転送を示す信号のタイムチャート
、第４図は従来方式の一例を示すブロック図、第５図お
よび第６図は従来の制御方式を示すタイムチャートであ
る。 １０１・・・中央処理装置、１０２・・・メモリ装置、
１０３・・・入出力装置、１０４・・・メモリバス制御
信号、１０５・・・Ｉ１０バス制御制御部１０６・・・
アドレス／データ信号、１０７・・・ＤＭＡ要求信号、
１０８ ・Ｄ Ｍ Ａ許可信号、１０９ ・ＣＰ Ｕ制
御信号、１１０・・・ｃＰＵアドレス／データ信号、１
１１・・・調停制御部、１１２・・・バス制御部。 ′２ く 第４ 図 ＮＡｖｏ−３ｔ 〔［℃Ｔ〕フ〕 囮 ］−］！−−−− ＣＨＤ Ｕコ ＷＡＩＴ −「−」− 第ｓｖＪ 第Ｇ フ
Claims (1)
- 制御方式の異なる複数のバスを使用する情報処理装置に
おいて、自局がバス使用権をもつている場合には上記複
数のバスを同時に使用しないようアドレスによって排他
的にバスを選択し、他極がバス使用権をもって上記複数
のバス間でＤＭＡ転送を行なう場合には、バス間で制御
信号の変換を行なう機能を有するバス制御部と、各バス
固有に定義付けられた制御信号を該バスを有する局間で
個別に接続する複数の制御信号部と、各バス共通に定義
付けられた共通信号を全局間で接続する１つの共通信号
部と、前記複数のバスに対する各局からのバス使用権の
要求を調停する調停制御部とから成り、前記バス制御信
号は該制御信号の特定の信号によって該共通信号を前記
複数のバスのいずれかに切替え、かつ、前記ＤＭＡ転送
のためのバス使用権の要求を前記調停制御部が許可した
場合には、ＤＭＡ転送を行なう一方のバスの制御信号を
他方のバスの制御信号に変換することを特徴とするバス
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7808487A JPS63244160A (ja) | 1987-03-30 | 1987-03-30 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7808487A JPS63244160A (ja) | 1987-03-30 | 1987-03-30 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244160A true JPS63244160A (ja) | 1988-10-11 |
Family
ID=13651978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7808487A Pending JPS63244160A (ja) | 1987-03-30 | 1987-03-30 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244160A (ja) |
-
1987
- 1987-03-30 JP JP7808487A patent/JPS63244160A/ja active Pending
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