JPS63229746A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63229746A JPS63229746A JP62064517A JP6451787A JPS63229746A JP S63229746 A JPS63229746 A JP S63229746A JP 62064517 A JP62064517 A JP 62064517A JP 6451787 A JP6451787 A JP 6451787A JP S63229746 A JPS63229746 A JP S63229746A
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- silicide
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度集積回路であるダイナミックランダムア
クセスメモリ等の半導体装置に関する。
クセスメモリ等の半導体装置に関する。
従来の技術
従来、ＭＯＳ）ランジスタを用いたダイナミックランダ
ムアクセスメモリー（ＤＲＡＭ）等では、ビット線とメ
モリーセルの接続はコンタクトポールを通してアルミ配
線とＭＯＳトランジスタのドレインとを接続するという
形で行われてきた。
ムアクセスメモリー（ＤＲＡＭ）等では、ビット線とメ
モリーセルの接続はコンタクトポールを通してアルミ配
線とＭＯＳトランジスタのドレインとを接続するという
形で行われてきた。
発明が解決しようとする問題点
従来の技術において、コンタクトホールの形成はＲＩＥ
（リアクティブ イオン エツチング）法によシ行われ
ている。またＭＯＳトランジスタの微細化に伴い、ソー
ス、ドレインのｍ散長、。
（リアクティブ イオン エツチング）法によシ行われ
ている。またＭＯＳトランジスタの微細化に伴い、ソー
ス、ドレインのｍ散長、。
が小さくなってきている。Ｘ ］が小さくなるに従かい
ＲＩＥ法でのコンタクトの形成ではダメージによるソー
ス、ドレインの接合リークが増加してくる。またコンタ
クトホールのサイズが小さいためパターン形成が困難に
なる。
ＲＩＥ法でのコンタクトの形成ではダメージによるソー
ス、ドレインの接合リークが増加してくる。またコンタ
クトホールのサイズが小さいためパターン形成が困難に
なる。
問題点を解決するための手段
並設し、前記第１．第２の領域および絶縁領域上にシリ
サイドを形成し、前記シリサイドにて前記第１および第
２の領域同志を接続し、前記絶縁領域上において前記シ
リサイドとこのシリサイド上に形成される導体配線との
コンタクトをとるものである。
サイドを形成し、前記シリサイドにて前記第１および第
２の領域同志を接続し、前記絶縁領域上において前記シ
リサイドとこのシリサイド上に形成される導体配線との
コンタクトをとるものである。
本発明においては、たとえばＤＲＡＭ等においてたとえ
ばワード線方向に隣り合うドレインを２つを１組にして
埋め込み分離絶縁膜上を介してシリサイドで接続し、こ
のシリサイドの上にコンタクトホールをあけてビット線
等の導体配線と接続する。
ばワード線方向に隣り合うドレインを２つを１組にして
埋め込み分離絶縁膜上を介してシリサイドで接続し、こ
のシリサイドの上にコンタクトホールをあけてビット線
等の導体配線と接続する。
作 用
上記手段により、分離絶縁領域上に形成されたシリサイ
ドにビット線等の導体配線のコンタクトをとるため、コ
ンタクト面積を増加できコンタクト抵抗の減少、ＲＩＥ
によるダメージの減少という特性の向上が得られる。
ドにビット線等の導体配線のコンタクトをとるため、コ
ンタクト面積を増加できコンタクト抵抗の減少、ＲＩＥ
によるダメージの減少という特性の向上が得られる。
実施例
本発明にかかる一実施例をＤＲＡＭｉその製造方法とと
もに図面を用いて説明する。
もに図面を用いて説明する。
Ｐ形シリコン基板１（面方位（１００））上にシリコン
酸化膜２のパターンを形成し、このシリコン酸化膜２を
マスクにしてシリコン基板１を０．８μｍエツチングし
て溝１００を形成する。この溝１００にイオン注入でＢ
＋を注入してＰ膨拡散層４を形成し、次にＬ））ＣＶＤ
法とＲＩＥ法によりシリコン酸化膜３を形成する。次に
シリコンエッチして溝２００を形成し、Ａｓ注入にてキ
ャパシタの基板電極となるＮ膨拡散層５を形成し、さら
にシリコンエッチして溝３００を追加形成し、Ｂ（ポロ
ン）注入という工程を経てチャンネルストッパーとなる
Ｐ膨拡散層Ｂ６を形成する（第１図）。
酸化膜２のパターンを形成し、このシリコン酸化膜２を
マスクにしてシリコン基板１を０．８μｍエツチングし
て溝１００を形成する。この溝１００にイオン注入でＢ
＋を注入してＰ膨拡散層４を形成し、次にＬ））ＣＶＤ
法とＲＩＥ法によりシリコン酸化膜３を形成する。次に
シリコンエッチして溝２００を形成し、Ａｓ注入にてキ
ャパシタの基板電極となるＮ膨拡散層５を形成し、さら
にシリコンエッチして溝３００を追加形成し、Ｂ（ポロ
ン）注入という工程を経てチャンネルストッパーとなる
Ｐ膨拡散層Ｂ６を形成する（第１図）。
熱酸化法によりキャパシタ絶縁膜となるシリコン酸化膜
７を１０ｎｍ形成し、ポリシリコン堆積Ｎ＋拡散、エッ
チバックという工程を経てキャノくシタのもう一方の電
極となるＮ＋ポリシリコン８を埋込み形成する。次にウ
ェットエツチングでシリコン酸化膜３、シリコン酸化膜
２を除去した後、シリコン酸化膜を堆積し、エッチバッ
クという工程を経てシリコン酸化膜９を形成する（第２
図）。
７を１０ｎｍ形成し、ポリシリコン堆積Ｎ＋拡散、エッ
チバックという工程を経てキャノくシタのもう一方の電
極となるＮ＋ポリシリコン８を埋込み形成する。次にウ
ェットエツチングでシリコン酸化膜３、シリコン酸化膜
２を除去した後、シリコン酸化膜を堆積し、エッチバッ
クという工程を経てシリコン酸化膜９を形成する（第２
図）。
熱酸化法によりシリコン酸化膜を、ＬＰＣＶＤ法により
Ｎ＋ポリシリコンを形成しパターン形成することにより
、ＭＯＳトランジスタのゲート絶縁膜となるシリコン酸
化膜１０．ゲート電極となるＮ＋ポリシリコン１１を形
成する。Ａｓ注入によりソース、ドレインとなるＮ膨拡
散層１２（１２Ｓ、１２Ｄ）を形成し、次にシリコン酸
化膜をＬＰＣＶＤ法により堆積して異方性エツチングに
より一部を除去し、シリコン酸化膜１３を形成する（第
３図）。１２Ｓはソース、１２Ｄはドレインである。メ
モリーセルを折り返しビット線構成のものとすると、ト
ランジスタのドレイン同志が隣接する形となり、ドレイ
ン同志を接続しやすい構造とすることが可能となる。
Ｎ＋ポリシリコンを形成しパターン形成することにより
、ＭＯＳトランジスタのゲート絶縁膜となるシリコン酸
化膜１０．ゲート電極となるＮ＋ポリシリコン１１を形
成する。Ａｓ注入によりソース、ドレインとなるＮ膨拡
散層１２（１２Ｓ、１２Ｄ）を形成し、次にシリコン酸
化膜をＬＰＣＶＤ法により堆積して異方性エツチングに
より一部を除去し、シリコン酸化膜１３を形成する（第
３図）。１２Ｓはソース、１２Ｄはドレインである。メ
モリーセルを折り返しビット線構成のものとすると、ト
ランジスタのドレイン同志が隣接する形となり、ドレイ
ン同志を接続しやすい構造とすることが可能となる。
スパッタ法によりソース、ドレインのコンタクトとなる
Ｔｉ１４を６０ ｎ ｍ堆積し、続いてスパッタ法によ
りａ−３ｉ１５を１００ ｎ ｍ形成し、次にレジスト
パターン１６を形成する（第４図）。
Ｔｉ１４を６０ ｎ ｍ堆積し、続いてスパッタ法によ
りａ−３ｉ１５を１００ ｎ ｍ形成し、次にレジスト
パターン１６を形成する（第４図）。
ＣＨＦ３とＳＦ６を用いたプラズマエツチング法によυ
Ｂ−！３ｉ１５を選択的にエツチングし、レジストパタ
ーン１６を除去する（第５図）。
Ｂ−！３ｉ１５を選択的にエツチングし、レジストパタ
ーン１６を除去する（第５図）。
ランプアニールによりシリサイドすなわちＴｌ５１２
１８ を形成する（第６図）。この工程により、Ｔｌ
５１２１８ からなるシリサイドにて、２つのＭＯＳト
ランジスタのドレイン１２ Ｄ 同志を層間絶縁膜を介
さずに、ＲＩＥのドレインへのダメージ等の生ずること
なく接続できる。そして、ＴｉＳｉ２１８ は、埋め込
み分離酸化膜９上に形成され、かつワード線方向に隣り
合うドレイン１２Ｄとは低抵抗のコンタクトをすること
が可能となり、安定したドレインへの接合が可能となる
。
１８ を形成する（第６図）。この工程により、Ｔｌ
５１２１８ からなるシリサイドにて、２つのＭＯＳト
ランジスタのドレイン１２ Ｄ 同志を層間絶縁膜を介
さずに、ＲＩＥのドレインへのダメージ等の生ずること
なく接続できる。そして、ＴｉＳｉ２１８ は、埋め込
み分離酸化膜９上に形成され、かつワード線方向に隣り
合うドレイン１２Ｄとは低抵抗のコンタクトをすること
が可能となり、安定したドレインへの接合が可能となる
。
こうしたのち、全面にＢＰＳＧ（ポロフォスシリゲート
ガラス）からなる絶縁膜１９を形成し、フロ一工程で平
坦化したのち分離絶縁膜９上にコンタクトホール２Ｑを
形成する。このホール２０は絶縁膜９上に形成されるた
め、何ら不都合は生じない。そして、ビット線となるＡ
ｌ配線２１のパターンを形成することによシ、シリサイ
ド１８との接続をとることで、第７図に示すＤＲＡＭ構
向に’Ａり合うトランジスタのドレイン同志を、分離酸
化膜上Ｑて一部が形成されたシリサイドにて接続し、こ
のシリサイドとビット線のコンタクトをとるものであり
、コンタクト面積が比較的太きくとれコンタクト抵抗を
減少できるとともにコンタクトを酸化膜上で形成できる
ため、半導体基板へのダメージも生じない。
ガラス）からなる絶縁膜１９を形成し、フロ一工程で平
坦化したのち分離絶縁膜９上にコンタクトホール２Ｑを
形成する。このホール２０は絶縁膜９上に形成されるた
め、何ら不都合は生じない。そして、ビット線となるＡ
ｌ配線２１のパターンを形成することによシ、シリサイ
ド１８との接続をとることで、第７図に示すＤＲＡＭ構
向に’Ａり合うトランジスタのドレイン同志を、分離酸
化膜上Ｑて一部が形成されたシリサイドにて接続し、こ
のシリサイドとビット線のコンタクトをとるものであり
、コンタクト面積が比較的太きくとれコンタクト抵抗を
減少できるとともにコンタクトを酸化膜上で形成できる
ため、半導体基板へのダメージも生じない。
なお、本発明は、上述したダイナミックＲＡＭに限らず
、分離絶縁膜を介して分離された隣接した領域同志を接
続し、さらに他の導体配線とコンタクトをとる構造の半
導体装置に適用可能である７以上のように、本発明によ
り、接合抵抗は減少し、安定したドレイン等の接合が出
来る為、従来法による接合に比べ、歩留りのよい生産が
行うことが出来、高密度な半導体装置にとってすぐれた
効果を発揮するものである。
、分離絶縁膜を介して分離された隣接した領域同志を接
続し、さらに他の導体配線とコンタクトをとる構造の半
導体装置に適用可能である７以上のように、本発明によ
り、接合抵抗は減少し、安定したドレイン等の接合が出
来る為、従来法による接合に比べ、歩留りのよい生産が
行うことが出来、高密度な半導体装置にとってすぐれた
効果を発揮するものである。
第１図〜第７図は本発明の一実施例のＤＲＡＭの製造工
程断面図である。 １・・・・・・シリコン基板、２・・・・・・ノリコン
酸化膜、３・・・・・・シリコン酸化膜、４・・・・・
・Ｐ膨拡散層、５・・・・・・Ｎ膨拡散層、６・・・・
・・Ｐ膨拡散層、７・・・・・・シリコン酸化膜、８・
・・・・・Ｎ＋ポリシリコン、９・・・・・・シリコン
酸化膜、１ｏ・・・・・・シリコン酸化膜、１１・・・
・・・Ｎ＋ポリシリコン、１２・・・・・・Ｎ膨拡散層
、１３・・・、・・” ’） コｙ酸（［Ｊｌ、 １４
・・・・・・Ｔｉ、１６・・・・・・ａ −３ｉζ １
６・・・・・・レジスト、１７・・・・・・ａ−３ｉパ
ターン １８・・・・・・ＴｉＳｉ、１９・・・・・・
ＢＰＳＣｉ膜、２０・・・・・・コンタクトホール、２
１・・・・・・Ａｌ配ａ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ｓ２図 第３図 宕６図 第７図
程断面図である。 １・・・・・・シリコン基板、２・・・・・・ノリコン
酸化膜、３・・・・・・シリコン酸化膜、４・・・・・
・Ｐ膨拡散層、５・・・・・・Ｎ膨拡散層、６・・・・
・・Ｐ膨拡散層、７・・・・・・シリコン酸化膜、８・
・・・・・Ｎ＋ポリシリコン、９・・・・・・シリコン
酸化膜、１ｏ・・・・・・シリコン酸化膜、１１・・・
・・・Ｎ＋ポリシリコン、１２・・・・・・Ｎ膨拡散層
、１３・・・、・・” ’） コｙ酸（［Ｊｌ、 １４
・・・・・・Ｔｉ、１６・・・・・・ａ −３ｉζ １
６・・・・・・レジスト、１７・・・・・・ａ−３ｉパ
ターン １８・・・・・・ＴｉＳｉ、１９・・・・・・
ＢＰＳＣｉ膜、２０・・・・・・コンタクトホール、２
１・・・・・・Ａｌ配ａ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ？ｓ２図 第３図 宕６図 第７図
Claims (2)
- （１）半導体基板に分離絶縁領域を介して第１、第２の
領域を並設し、前記第１、第２の領域および絶縁領域上
にシリサイドを形成し、前記シリサイドにて前記第１お
よび第２の領域同志を接続し、前記絶縁領域上において
前記シリサイドとこのシリサイド上に形成される導体配
線とのコンタクトをとることを特徴とする半導体装置。 - （２）絶縁領域下にダイナミックランダムアクセスメモ
リーのキャパシタが形成され、第１および第２の領域が
トランジスタのドレインであることを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064517A JPS63229746A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064517A JPS63229746A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229746A true JPS63229746A (ja) | 1988-09-26 |
Family
ID=13260482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064517A Pending JPS63229746A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370331B1 (ko) * | 1998-10-05 | 2003-01-29 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
-
1987
- 1987-03-19 JP JP62064517A patent/JPS63229746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370331B1 (ko) * | 1998-10-05 | 2003-01-29 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
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