JPS63227051A - スタチツクｒａｍのメモリセル - Google Patents
スタチツクｒａｍのメモリセルInfo
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- JPS63227051A JPS63227051A JP62061520A JP6152087A JPS63227051A JP S63227051 A JPS63227051 A JP S63227051A JP 62061520 A JP62061520 A JP 62061520A JP 6152087 A JP6152087 A JP 6152087A JP S63227051 A JPS63227051 A JP S63227051A
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- mos transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ５型半導体装置の１つであるスタチック
ＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）（７：）メモリセルの高密度化を目的とするもの
である。
ＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ）（７：）メモリセルの高密度化を目的とするもの
である。
従来の技術
従来のＭＯ８型スタチックＲＡＭのメモリセルの断面構
造図とその回路図を第４図ａ、ｂに示す。
造図とその回路図を第４図ａ、ｂに示す。
ｐ型Ｓｉ基板１ｏの上面に素子分離領域としての５ｉｎ
２膜１１人を形成し、ＭＯＳトランジスタＴｒ１とＴｒ
２のゲート絶縁膜１２．１３とソース１４，１５．ド
レイン１６，１７を形成する。
２膜１１人を形成し、ＭＯＳトランジスタＴｒ１とＴｒ
２のゲート絶縁膜１２．１３とソース１４，１５．ド
レイン１６，１７を形成する。
トランジスタＴｒ１のドレイン１６に選択的に開口部を
あけて負荷抵抗Ｒ１としての多結晶Ｓｉ膜１８を形成す
る。相互接続配線全形成してメモリセルを完成する。１
１Ｇ、１１Ｂは絶縁膜である。
あけて負荷抵抗Ｒ１としての多結晶Ｓｉ膜１８を形成す
る。相互接続配線全形成してメモリセルを完成する。１
１Ｇ、１１Ｂは絶縁膜である。
簡単のため第４図ではメモリセルのフリップフロップの
片側の回路のみを示した。この従来の例では、Ｓｉ基板
上にＭＯＳトランジスタＴｒ１〜Ｔｒ ４の４個が配置
さｎｌその上面に負荷抵抗Ｒ１゜Ｒ２が形成されており
、そのメモリセル面積はＳｉ基板上に形成される４個の
ＭＯＳ）ランジスタの占有面積で決定される。
片側の回路のみを示した。この従来の例では、Ｓｉ基板
上にＭＯＳトランジスタＴｒ１〜Ｔｒ ４の４個が配置
さｎｌその上面に負荷抵抗Ｒ１゜Ｒ２が形成されており
、そのメモリセル面積はＳｉ基板上に形成される４個の
ＭＯＳ）ランジスタの占有面積で決定される。
発明が解決しようとする間厘点
スタチックＲＡＭの大容量化を実現するためには、チッ
プ面積の７０％以上を占めるメモリセルアレイの占有面
積全縮小することが必須である。
プ面積の７０％以上を占めるメモリセルアレイの占有面
積全縮小することが必須である。
例えば４ＭビットのスタチックＲＡＭ１通常の４ｏ ｏ
ｍｉｄ幅パンケージに組み立て可能で、且つ６対１の
縮小投影露光装置の有効露光面積内に収めるためには、
チップ面積は７．ＯＸ １６．０ｒｒａｎ以内にする必
要がある。周辺回路の占める面積を除いてメモリセルア
レイ１２ＫＸ２にビット配置するとすれば、１ビツト当
たジのメモリセル面積は３、ＯＸ ６．０μｍ２以下に
しなければならない。本発明は、新しいメモリセル構造
によって、この要求されるメモリセル面積を充分に満足
して、了、○×１６．０−の最大チップ面積を大幅に縮
小して歩留り向上とコスト低減を図かる。
ｍｉｄ幅パンケージに組み立て可能で、且つ６対１の
縮小投影露光装置の有効露光面積内に収めるためには、
チップ面積は７．ＯＸ １６．０ｒｒａｎ以内にする必
要がある。周辺回路の占める面積を除いてメモリセルア
レイ１２ＫＸ２にビット配置するとすれば、１ビツト当
たジのメモリセル面積は３、ＯＸ ６．０μｍ２以下に
しなければならない。本発明は、新しいメモリセル構造
によって、この要求されるメモリセル面積を充分に満足
して、了、○×１６．０−の最大チップ面積を大幅に縮
小して歩留り向上とコスト低減を図かる。
問題点を解決するための手段
本発明のスタチックＲＡＭメモリセルは、半導体基板上
面に駆動ＭＯＳ）ランジスタが形成さ扛、その上面にト
ランスファ用ＭＯ５）ランジスタが形成され、更にその
上面に負荷抵抗が形成された構造を有するものである。
面に駆動ＭＯＳ）ランジスタが形成さ扛、その上面にト
ランスファ用ＭＯ５）ランジスタが形成され、更にその
上面に負荷抵抗が形成された構造を有するものである。
作用
従来のメモリセル面積はＭＯＳ トランジスタと負荷抵
抗の２層構造によって４個のＭＯＳ トランジスタのＳ
ｉ基板上での占有面積で決定されていたが、本発明では
ＭＯＳ トランジスタの２層構成と負荷抵抗の３層構造
のメモリセル構造を実現することによって、２個のＭＯ
Ｓ）ランジスタの占有面積でメモリセル面積全決定して
高密度化することが可能となる。
抗の２層構造によって４個のＭＯＳ トランジスタのＳ
ｉ基板上での占有面積で決定されていたが、本発明では
ＭＯＳ トランジスタの２層構成と負荷抵抗の３層構造
のメモリセル構造を実現することによって、２個のＭＯ
Ｓ）ランジスタの占有面積でメモリセル面積全決定して
高密度化することが可能となる。
実施例
第１図に本発明によるスタチックＲＡＭのメモリセルの
１実施例の断面構造図ａとその回路図を示す。簡単のた
め、メモリセルのフリップフロップの片側のトランジス
タと負荷抵抗のみを示すＯｐ型Ｓｉ基板１０の上面に素
子分離領域としてのＳｉＯ□膜１１全１１全形成動Ｍ
ＯＳトランジスタＴｒ１のゲート電極、ゲート絶縁膜２
０．ソース２１、ドレイン２２を形成し、絶縁膜４０を
形成後、ドレイン２２上に選択的に開口部をあけた後、
多結晶Ｓｉ膜を形成してレーザアニール法等を用いて単
結晶化Ｓｉ膜２３を形成する。単結晶化Ｓｉ膜２３を島
状に形成して、そのＳｉ膜２３中にトランス７７Ｍ０Ｓ
トランジスタＴｒ ２のゲート絶縁膜２４．ソース２６
．ドレイン２６及びゲート電極２７を形成する。全面に
層間絶縁膜２８を形成して、選択的に開口部をあけて負
荷抵抗２９を形成する。更に層間絶縁体膜３ｏ全形成し
、選択的に開口、配線を形成して完成する。
１実施例の断面構造図ａとその回路図を示す。簡単のた
め、メモリセルのフリップフロップの片側のトランジス
タと負荷抵抗のみを示すＯｐ型Ｓｉ基板１０の上面に素
子分離領域としてのＳｉＯ□膜１１全１１全形成動Ｍ
ＯＳトランジスタＴｒ１のゲート電極、ゲート絶縁膜２
０．ソース２１、ドレイン２２を形成し、絶縁膜４０を
形成後、ドレイン２２上に選択的に開口部をあけた後、
多結晶Ｓｉ膜を形成してレーザアニール法等を用いて単
結晶化Ｓｉ膜２３を形成する。単結晶化Ｓｉ膜２３を島
状に形成して、そのＳｉ膜２３中にトランス７７Ｍ０Ｓ
トランジスタＴｒ ２のゲート絶縁膜２４．ソース２６
．ドレイン２６及びゲート電極２７を形成する。全面に
層間絶縁膜２８を形成して、選択的に開口部をあけて負
荷抵抗２９を形成する。更に層間絶縁体膜３ｏ全形成し
、選択的に開口、配線を形成して完成する。
第１図ａからも明らかなように、本発明を用いればメモ
リセルの占有面積は２つの駆動ＭＯＳトランジスタの占
有面積で決定され、従来例に比べて大幅なセル面積の縮
小が実現できる。
リセルの占有面積は２つの駆動ＭＯＳトランジスタの占
有面積で決定され、従来例に比べて大幅なセル面積の縮
小が実現できる。
本発明の効果を具体的に示すために、第３図と第２図に
、０．５μｍデザインルールで設計したメモリセルの従
来例と本発明の１実施例とのパターンレイアウｔｆ夫々
、示す０第３図の従来の例では２．ＯＸ ５．４μｍ
＝ １０．８μｍ１第２図に示す本発明例では２．ＯＸ
３．０７１ｍ ＝ ６．０１Ｎ！１ と、約６６係
にセル面積が縮小される。本発明を用いて４Ｍビットの
スタチックＲＡＭチップを設計すれば、メモリセルの２
ＫＸ２にビットのアレイ面積［４’＋４、ＯＸ ６．０
ｔｔａとなジ、周辺回路も含めたチップ面積は約５．Ｏ
Ｘ ９．０叫−４６−となる。他方、第３図の従来セル
の場合はチップ面積は約５．ＯＸ １３．Ｂ順＝６９−
となり、本発明を用いた場合のチップ面積の約１６３％
である。
、０．５μｍデザインルールで設計したメモリセルの従
来例と本発明の１実施例とのパターンレイアウｔｆ夫々
、示す０第３図の従来の例では２．ＯＸ ５．４μｍ
＝ １０．８μｍ１第２図に示す本発明例では２．ＯＸ
３．０７１ｍ ＝ ６．０１Ｎ！１ と、約６６係
にセル面積が縮小される。本発明を用いて４Ｍビットの
スタチックＲＡＭチップを設計すれば、メモリセルの２
ＫＸ２にビットのアレイ面積［４’＋４、ＯＸ ６．０
ｔｔａとなジ、周辺回路も含めたチップ面積は約５．Ｏ
Ｘ ９．０叫−４６−となる。他方、第３図の従来セル
の場合はチップ面積は約５．ＯＸ １３．Ｂ順＝６９−
となり、本発明を用いた場合のチップ面積の約１６３％
である。
発明の効果
以上のように本発明によればチップ面積が大幅に縮小さ
れて低コストの４ＭピットスタチックＲＡＭが実現でき
る。スタチックＲＡＭが、更に０．２６μｍデザインル
ールの１６Ｍビットの大容量になった場合でも本発明を
適用すｎば小さなチップ面積で実現可能である。
れて低コストの４ＭピットスタチックＲＡＭが実現でき
る。スタチックＲＡＭが、更に０．２６μｍデザインル
ールの１６Ｍビットの大容量になった場合でも本発明を
適用すｎば小さなチップ面積で実現可能である。
Claims (1)
- 半導体基板上面に駆動ＭＯＳトランジスタが形成され
、その上面にトランスファ用ＭＯＳトランジスタが形成
され、更にその上面に負荷抵抗が形成されてなるスタチ
ックＲＡＭのメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061520A JPS63227051A (ja) | 1987-03-17 | 1987-03-17 | スタチツクｒａｍのメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061520A JPS63227051A (ja) | 1987-03-17 | 1987-03-17 | スタチツクｒａｍのメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227051A true JPS63227051A (ja) | 1988-09-21 |
Family
ID=13173450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061520A Pending JPS63227051A (ja) | 1987-03-17 | 1987-03-17 | スタチツクｒａｍのメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585059A2 (en) * | 1992-08-21 | 1994-03-02 | STMicroelectronics, Inc. | Vertical memory cell processing and structure manufactured by that processing |
-
1987
- 1987-03-17 JP JP62061520A patent/JPS63227051A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585059A2 (en) * | 1992-08-21 | 1994-03-02 | STMicroelectronics, Inc. | Vertical memory cell processing and structure manufactured by that processing |
| EP0585059A3 (en) * | 1992-08-21 | 1995-07-19 | Sgs Thomson Microelectronics | Method of manufacturing a vertical type memory cell and structure obtained by this method. |
| US5521401A (en) * | 1992-08-21 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | P-N junction in a vertical memory cell that creates a high resistance load |
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