JPS63221452A - Ｍｐｕ間通信方法 - Google Patents
Ｍｐｕ間通信方法Info
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- JPS63221452A JPS63221452A JP62055891A JP5589187A JPS63221452A JP S63221452 A JPS63221452 A JP S63221452A JP 62055891 A JP62055891 A JP 62055891A JP 5589187 A JP5589187 A JP 5589187A JP S63221452 A JPS63221452 A JP S63221452A
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- 238000004891 communication Methods 0.000 title claims description 4
- 230000006870 function Effects 0.000 claims description 4
- 238000012546 transfer Methods 0.000 abstract description 13
- 238000012545 processing Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100189913 Caenorhabditis elegans pept-1 gene Proteins 0.000 description 2
- 101100349149 Schizosaccharomyces pombe (strain 972 / ATCC 24843) nse2 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- G—PHYSICS
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- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＰＵ （マイクロ・プロセッサ・ユニット）
間通信方法、殊に同一パス上に接続した複数のＭＰＵ間
のデータ通信を効率よく実行し得るようにした方法に関
する。
間通信方法、殊に同一パス上に接続した複数のＭＰＵ間
のデータ通信を効率よく実行し得るようにした方法に関
する。
（従来技術）
例えば一つのホストコンピュータが多数のコンビエータ
に対応する場合、或は処理スピードを高めるために複数
の演算を並行して行う場合等、同−パスライン上に複数
のプロセッサ・ユニット（ＰＵ）を接続したコンビエー
タシステムが多用されるようになった。
に対応する場合、或は処理スピードを高めるために複数
の演算を並行して行う場合等、同−パスライン上に複数
のプロセッサ・ユニット（ＰＵ）を接続したコンビエー
タシステムが多用されるようになった。
この際、一つのパスと複数のＰＵとの接続は従来第２図
のように構成するのが一般的であった。
のように構成するのが一般的であった。
即ち、マイクロ・プロセッサ・ユニット（ＭＰＵ）を含
んだ各プロセッサΦユニツＢｐｕ）にはデー％、を入力
する為のマスタ機能を有するポートとデータを出力する
為のスレーブ機能を有スるＦＩＦＯ（ファースト・イン
・ファースト・アウト・メモリ）構造の出力ポートとを
各々１つ具え２例えばＭＰＵ １からＭＰＵ ２へデー
タを転送する場合はまずＭＰＵ １が出力ポートへ必要
個数のデータを書き込み、その後ＭＰＵＩはＭＰＵ２に
対し割シ込みをかけ転送するデータをセットにしたこと
を知らせ、この割り込みによってＭＰＵ２はＭＰＵ１の
出力ポートからデ〜りを読み込む。
んだ各プロセッサΦユニツＢｐｕ）にはデー％、を入力
する為のマスタ機能を有するポートとデータを出力する
為のスレーブ機能を有スるＦＩＦＯ（ファースト・イン
・ファースト・アウト・メモリ）構造の出力ポートとを
各々１つ具え２例えばＭＰＵ １からＭＰＵ ２へデー
タを転送する場合はまずＭＰＵ １が出力ポートへ必要
個数のデータを書き込み、その後ＭＰＵＩはＭＰＵ２に
対し割シ込みをかけ転送するデータをセットにしたこと
を知らせ、この割り込みによってＭＰＵ２はＭＰＵ１の
出力ポートからデ〜りを読み込む。
しかしながら、このように入出力ポートを各１対もった
構成によればＭＰＵｌ上で複数のプログラムが並列に実
行されているときは出力ポートが突きの状態であること
を確認した後にデータを出力ポートに書き込む必要があ
る。
構成によればＭＰＵｌ上で複数のプログラムが並列に実
行されているときは出力ポートが突きの状態であること
を確認した後にデータを出力ポートに書き込む必要があ
る。
従って、ＭＰＵＩ上でプログラムｊｏｂ １ ＃ ｊｏ
ｂ２が並行して実行されｊｏｈ １がＭＰＵ２ 、 ｊ
ｏｂ２がＭＰＵ３にデータを転送しようとするとき、も
しｊｏｂ １のほうが先に出力ポートへデータ書き込み
を始めるとｊｏｂの出力ポートへの書き込みはＭＰＵ２
がデータを完全に読み出すまで待たなければならず、こ
のような状態にあるＭＰＵにデータを転送する場合には
待ち時間が長くなυ、処理に時間奢要するという欠点が
あった。
ｂ２が並行して実行されｊｏｈ １がＭＰＵ２ 、 ｊ
ｏｂ２がＭＰＵ３にデータを転送しようとするとき、も
しｊｏｂ １のほうが先に出力ポートへデータ書き込み
を始めるとｊｏｂの出力ポートへの書き込みはＭＰＵ２
がデータを完全に読み出すまで待たなければならず、こ
のような状態にあるＭＰＵにデータを転送する場合には
待ち時間が長くなυ、処理に時間奢要するという欠点が
あった。
（発明の目的）
本発明は上述したような同一パスラインに複数のＭＰＵ
が接続された場合の欠点を除去するためになされたもの
であって、各ＭＰＵが待ち時間を必要とせず効率的に相
互通信を行なえるようにしたＭＰＵ間通間通式方式供す
ることを目的とする。
が接続された場合の欠点を除去するためになされたもの
であって、各ＭＰＵが待ち時間を必要とせず効率的に相
互通信を行なえるようにしたＭＰＵ間通間通式方式供す
ることを目的とする。
（発明の概要）
この目的を達成するため本発明に於いては各ＰＩＪのパ
スラインへの出力ポートを複数具えるとともに、該出力
ポートな予じめ他のＭＰＵポートに一対一に対応せしめ
るか、又は処理目的のＰＬＩに都度順次割当てることに
よって他のＰＵとの接続状態にかかわらず前記複数の出
力ポートを介して独立にＰＵ相互間の通信を行なえるよ
う構成する。
スラインへの出力ポートを複数具えるとともに、該出力
ポートな予じめ他のＭＰＵポートに一対一に対応せしめ
るか、又は処理目的のＰＬＩに都度順次割当てることに
よって他のＰＵとの接続状態にかかわらず前記複数の出
力ポートを介して独立にＰＵ相互間の通信を行なえるよ
う構成する。
（本発明の実施例）
以下２図示した実施例に基づいて本発明の詳細な説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
同図に於いてＰＵｌ、ＰＵ２．ＰＵｓ、ＰＵ４はバニラ
１ンＢｕｓに接続されたプロセッサ・ユニット（ＰＵ）
であって、ＰＵｘには入カポ−）ＩＰｌと３個の出カポ
−？ ＯＰＩ２．０Ｐ１３，０Ｐ１４を具えている。
１ンＢｕｓに接続されたプロセッサ・ユニット（ＰＵ）
であって、ＰＵｘには入カポ−）ＩＰｌと３個の出カポ
−？ ＯＰＩ２．０Ｐ１３，０Ｐ１４を具えている。
ここでＯＰｔ ２ 、ＯＰＩ ３ 、ＯＰＩ ４は予じ
めＰＵ２゜ＰＵ３．ＰＴＪ４ へ夫々出力するための
端子と定めておく。同様にＰ［Ｊ２ 、ＰＵ３ 、Ｐ［
Ｊ４にも入力ポートＩＰ２．ＩＰ３．ＩＰ４と出力ポー
トＯＰ２１．０Ｐ２３．０Ｐ２４．０Ｐ３１．０Ｐ３２
，０Ｐ３４．０Ｐａ１，０Ｐ４２゜０Ｐ４３を具える。
めＰＵ２゜ＰＵ３．ＰＴＪ４ へ夫々出力するための
端子と定めておく。同様にＰ［Ｊ２ 、ＰＵ３ 、Ｐ［
Ｊ４にも入力ポートＩＰ２．ＩＰ３．ＩＰ４と出力ポー
トＯＰ２１．０Ｐ２３．０Ｐ２４．０Ｐ３１．０Ｐ３２
，０Ｐ３４．０Ｐａ１，０Ｐ４２゜０Ｐ４３を具える。
ここで出力ポートの記号ＯＦ ｉｊはＰＩＪｉのＰｔＪ
ｊへのデータ転送の為の出力ポートを示す。従ってＰｔ
Ｌｚがデータを読み出せるポートはＯＰＩ ２ 、ＯＦ
２２ 、ＯＦ２２である。
ｊへのデータ転送の為の出力ポートを示す。従ってＰｔ
Ｌｚがデータを読み出せるポートはＯＰＩ ２ 、ＯＦ
２２ 、ＯＦ２２である。
このようにプロセッサユニットと複数の出力ポートを対
応させることにより一組のプロセッサ・ユニットのデー
タ出力側と入力側の状態には無関係にこれらと他のプロ
セッサ・ユニットとのデータの授受を行なうことができ
、転送のための待ち時間を小さくすることができる。
応させることにより一組のプロセッサ・ユニットのデー
タ出力側と入力側の状態には無関係にこれらと他のプロ
セッサ・ユニットとのデータの授受を行なうことができ
、転送のための待ち時間を小さくすることができる。
第３図は前記プロセッサ・ユニットの内部をよυ具体的
に示した一実施例であって、ＭＰＵｒは演算及び制御を
行なうマイクロプロセッサ・ユニットであり、内部パス
１３ｕｓ １を介して入力ポートＩＰＩ、３つの出力ポ
ートＯＰｔ ２ 、ＯＰＩ ３ 。
に示した一実施例であって、ＭＰＵｒは演算及び制御を
行なうマイクロプロセッサ・ユニットであり、内部パス
１３ｕｓ １を介して入力ポートＩＰＩ、３つの出力ポ
ートＯＰｔ ２ 、ＯＰＩ ３ 。
０Ｐｌａ及びメモｌＪＭＥＭｌと接続するよう構成する
。
。
またこの出力ポート０Ｐ１２至乃０Ｐ１４にはデータを
入力した順に順次出力されるメモリであるＦＩＦＯを具
え、他のプロセッサ・ユニットへ転送する為のデータを
蓄えておく。また０ＰｘｚはＰ［Ｊ２へのデータ転送の
為の出力ポート、０Ｐ１３．ＯＰＩはＰ［Ｊｓ、ＰＬｌ
ａへのデータ転送の為の出力ポートである。ＩＩ”ｌは
Ｂｕｓを介して他のプロセッサ・ユニットからデータを
読み込む為の入力ポートである。
入力した順に順次出力されるメモリであるＦＩＦＯを具
え、他のプロセッサ・ユニットへ転送する為のデータを
蓄えておく。また０ＰｘｚはＰ［Ｊ２へのデータ転送の
為の出力ポート、０Ｐ１３．ＯＰＩはＰ［Ｊｓ、ＰＬｌ
ａへのデータ転送の為の出力ポートである。ＩＩ”ｌは
Ｂｕｓを介して他のプロセッサ・ユニットからデータを
読み込む為の入力ポートである。
以下、第１図及び第３図を参照しつつその動作を説明す
る。
る。
今、ＰＵｌ上では複数のプログラムが並行に実行される
ものとし、ＭＰＪｘではプログラムｊｏｂ １．ｊｏｂ
２が実行中でｊｏｂｌはＰｕ２．ｊｏｂ２はＰＴＪｓに
転送するデータを持っているものとする。
ものとし、ＭＰＪｘではプログラムｊｏｂ １．ｊｏｂ
２が実行中でｊｏｂｌはＰｕ２．ｊｏｂ２はＰＴＪｓに
転送するデータを持っているものとする。
ｊｏｂ １はＰＴＪｚへのデータをＭＥＭＩ上に作成す
る。ＰＵｚへのデータ作成後ＭＰＵＩ はこのデータ
を出力ポートのＦＩＦＯに書き込む為のプログラム・タ
スクｔａｓｋを呼び出しＭ Ｅ Ｍ ｌから０Ｐ１２の
ＦＩＦＯ１２への書き込みを実行させる。
る。ＰＵｚへのデータ作成後ＭＰＵＩ はこのデータ
を出力ポートのＦＩＦＯに書き込む為のプログラム・タ
スクｔａｓｋを呼び出しＭ Ｅ Ｍ ｌから０Ｐ１２の
ＦＩＦＯ１２への書き込みを実行させる。
ＦＩＦＯ１２へのデータセットを終了したところでｊｏ
ｂ １はＭＰＵ２に対して割込みをかけてデータ転送の
準備を完了したことを知らせる。この状態でｊｏｂ １
のＰＬＩ２への転送動作は終了したことになる。
ｂ １はＭＰＵ２に対して割込みをかけてデータ転送の
準備を完了したことを知らせる。この状態でｊｏｂ １
のＰＬＩ２への転送動作は終了したことになる。
またｊｏｂ２もｔａｓｋＹ呼び出しＭＥＭｘから０Ｐ１
３のＦＩＦＯｔｓへの書き込みを実行させ、ｊ。
３のＦＩＦＯｔｓへの書き込みを実行させ、ｊ。
ｂｘ同様ＰＴＪｓに対し割込みをかけて動作を終了する
。
。
一方割込みを受けたＰＵｚ側ではＩＰｚがＢｕｓを介し
て０Ｐ１２からデータを読み込む。ＩＰｚへデータが読
み込まれるとＭＰＩＪ２はこのデータをＰＵｚ内のメモ
ｌＪＭＥＭｚへ誉き込みＰＩＪＩからＰＵ２への転送は
終了する。ＰＴＪｓでもＰＵ２と同様の動作を行なう。
て０Ｐ１２からデータを読み込む。ＩＰｚへデータが読
み込まれるとＭＰＩＪ２はこのデータをＰＵｚ内のメモ
ｌＪＭＥＭｚへ誉き込みＰＩＪＩからＰＵ２への転送は
終了する。ＰＴＪｓでもＰＵ２と同様の動作を行なう。
以上の説明では各プロセッサ・ユニットに備える出力ポ
ート数を、パスライン上に接続される他のプロセッサー
ユニット数と等しく設定し、各々の出力ポート’Ｙ予じ
め他のプロセッサーユニットの夫々に割当てる場合を示
したが９本発明の実施にあたってはこれに限定する必要
はなく種々の変形が考えられる。
ート数を、パスライン上に接続される他のプロセッサー
ユニット数と等しく設定し、各々の出力ポート’Ｙ予じ
め他のプロセッサーユニットの夫々に割当てる場合を示
したが９本発明の実施にあたってはこれに限定する必要
はなく種々の変形が考えられる。
例えば−同パスライン上に接続されるプロセッサ・ユニ
ットが多数の場合、各プロセッサ・ユニットに対し個々
に出力ポートを設けず実質的に待ち時間を少なくできる
数だけの出力ポートを用意し、必要に応じ順次出力ポー
トを割り当てることによシ他のプロセッサ・ユニットに
適宜対応させてもよい。
ットが多数の場合、各プロセッサ・ユニットに対し個々
に出力ポートを設けず実質的に待ち時間を少なくできる
数だけの出力ポートを用意し、必要に応じ順次出力ポー
トを割り当てることによシ他のプロセッサ・ユニットに
適宜対応させてもよい。
また出力ポート中のＦＩＪ’０を一般のメモリを用いて
もよい。
もよい。
さらに、プロセッサ間の転送データ数が小量の場合はＦ
ＩＦＯを一般のレジスタに置き替えてもよいこと等は説
明するまでもない。
ＩＦＯを一般のレジスタに置き替えてもよいこと等は説
明するまでもない。
（発明の効果）
本発明は以上説明したように同一パスライン上に多数接
続されたプロセッサ０ユニツトの夫々に複数の出力ポー
トを具えるよう構成したものであるから、複数のプロセ
ッサ・ユニット間のデータ転送或は伝送等の通信に於け
る待ち時間をなくし又は少なくしデータ処理時間を大幅
に短縮するうえで効果がある。
続されたプロセッサ０ユニツトの夫々に複数の出力ポー
トを具えるよう構成したものであるから、複数のプロセ
ッサ・ユニット間のデータ転送或は伝送等の通信に於け
る待ち時間をなくし又は少なくしデータ処理時間を大幅
に短縮するうえで効果がある。
第１図は本発明一実施例を示すシステム構成図、第２図
は従来の複数ＭＰＵ構成図、第３図は本発明に係るプロ
セッサ・ユニットの一実施例を示す構成図である。 ＰＬＩ、ＰＵｔ至乃ＰＩＪ４・・・・・・・・・プロセ
ッサ・ユニット、 ＭＰ［Ｊ、ＭＰＵｔ至乃ＭＰ
ＩＪ４・・・・・・・・・マイクロプロセッサユニット
。 Ｂｕｓ、Ｂｕｓｔ・・・・・・・・・パスライン。 ＦＩＦＯ・・・・・・・・・ファースト・イン・ファー
スト・アウト・メモリ。 特許出願人 東洋通信機株式会社 第 ７− 図
は従来の複数ＭＰＵ構成図、第３図は本発明に係るプロ
セッサ・ユニットの一実施例を示す構成図である。 ＰＬＩ、ＰＵｔ至乃ＰＩＪ４・・・・・・・・・プロセ
ッサ・ユニット、 ＭＰ［Ｊ、ＭＰＵｔ至乃ＭＰ
ＩＪ４・・・・・・・・・マイクロプロセッサユニット
。 Ｂｕｓ、Ｂｕｓｔ・・・・・・・・・パスライン。 ＦＩＦＯ・・・・・・・・・ファースト・イン・ファー
スト・アウト・メモリ。 特許出願人 東洋通信機株式会社 第 ７− 図
Claims (1)
- 同一パス上に複数のＭＰＵを接続したものに於いて、前
記ＭＰＵはマスタ機能を有する入力ポートと最大前記Ｍ
ＰＵの数より１減じた数のスレーブ機能を有するＦＩＦ
Ｏ構造の出力ポートを具えるとともに、前記スレーブに
セットしたデータの行き先ＭＰＵを予じめ定めるか又は
都度所要ＭＰＵを選択して定める如く構成したことを特
徴とするＭＰＵ間通信方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055891A JPS63221452A (ja) | 1987-03-11 | 1987-03-11 | Ｍｐｕ間通信方法 |
| DE19883855338 DE3855338T2 (de) | 1987-03-11 | 1988-03-10 | Rechnersystem |
| EP88302056A EP0286240B1 (en) | 1987-03-11 | 1988-03-10 | Computer system |
| US07/711,122 US5179715A (en) | 1987-03-11 | 1991-06-05 | Multiprocessor computer system with process execution allocated by process managers in a ring configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055891A JPS63221452A (ja) | 1987-03-11 | 1987-03-11 | Ｍｐｕ間通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221452A true JPS63221452A (ja) | 1988-09-14 |
Family
ID=13011733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055891A Pending JPS63221452A (ja) | 1987-03-11 | 1987-03-11 | Ｍｐｕ間通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06309281A (ja) * | 1993-04-20 | 1994-11-04 | Nec Corp | プロセッサ間通信方式 |
-
1987
- 1987-03-11 JP JP62055891A patent/JPS63221452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06309281A (ja) * | 1993-04-20 | 1994-11-04 | Nec Corp | プロセッサ間通信方式 |
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