JPS63202970A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63202970A JPS63202970A JP62034439A JP3443987A JPS63202970A JP S63202970 A JPS63202970 A JP S63202970A JP 62034439 A JP62034439 A JP 62034439A JP 3443987 A JP3443987 A JP 3443987A JP S63202970 A JPS63202970 A JP S63202970A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置、特にＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄ。
ｙ Ｄ。
ｐｅｄ Ｄｒａｉｎ ）構造をもったＭ ＯＳ Ｆ Ｅ
Ｔ （ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｅｔｉｖｅＴｒａｎｓｉ
ｓｔｏｒ）に関する。
Ｔ （ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｅｔｉｖｅＴｒａｎｓｉ
ｓｔｏｒ）に関する。
（従来の技術）
近年、ＭＯＳＦＥＴの需要が非常に高まっておリ、また
、益々高集積化が要求されている。ＭＯＳＦＥＴは一般
に、半導体基板上に形成されたソースと、ドレインと、
そしてこれらの間に形成されるチャネルを制御するため
に絶縁膜を介して設けられたゲートとから構成される。
、益々高集積化が要求されている。ＭＯＳＦＥＴは一般
に、半導体基板上に形成されたソースと、ドレインと、
そしてこれらの間に形成されるチャネルを制御するため
に絶縁膜を介して設けられたゲートとから構成される。
このようなＭＯＳＦＥＴの中で、特にソース・ドレイン
間の耐圧（以下、出力耐圧という）を高くするために、
ドレインに隣接した部分にドレインより低濃度の不純物
を拡散した低濃度領域を設けるＬＤＤ構造をもったもの
が開発されてきている。
間の耐圧（以下、出力耐圧という）を高くするために、
ドレインに隣接した部分にドレインより低濃度の不純物
を拡散した低濃度領域を設けるＬＤＤ構造をもったもの
が開発されてきている。
第３図は、このようなＬＤＤ構造をもった従来の一般的
なＭＯＳＦＥＴの構造断面図である。Ｎ型のシリコンか
らなる半導体基板１の上に、Ｐ型の不純物を拡散したソ
ース２およびドレイン３が設けられ、更に、このトレイ
ン３に隣接して低濃度領域４が設けられている。このソ
ース２とドレイン３との間に形成されるチャネルを制御
するために、絶縁層５を介してアルミニウムからなるゲ
ート６が設けられている。また、同じアルミニウムによ
って、ソース配線層７およびドレイン配線層８か形成さ
れている。
なＭＯＳＦＥＴの構造断面図である。Ｎ型のシリコンか
らなる半導体基板１の上に、Ｐ型の不純物を拡散したソ
ース２およびドレイン３が設けられ、更に、このトレイ
ン３に隣接して低濃度領域４が設けられている。このソ
ース２とドレイン３との間に形成されるチャネルを制御
するために、絶縁層５を介してアルミニウムからなるゲ
ート６が設けられている。また、同じアルミニウムによ
って、ソース配線層７およびドレイン配線層８か形成さ
れている。
第４図は、アルミニウムのかわりにポリシリコンからな
るゲート９を用いた例である。最近、ゲート電極には第
３図に示すようなアルミニウムより第４図に示すポリシ
リコンの方が、よく用いられるようになってきている。
るゲート９を用いた例である。最近、ゲート電極には第
３図に示すようなアルミニウムより第４図に示すポリシ
リコンの方が、よく用いられるようになってきている。
これは、ポリシリコンのゲートがアルミニウムのゲート
に比べて、集積化に優れ、応答性も良く、しかも低消費
電流で動作しつるというメリットがあるためである。
に比べて、集積化に優れ、応答性も良く、しかも低消費
電流で動作しつるというメリットがあるためである。
（発明か解決しようとする問題点）
プラスチックモールドタイプの半導体装置においては、
水分が半導体チップ内に侵入し、低濃度の不純物拡散層
の濃度を変化させてしまうことがしばしばある。これは
水分の侵入により発生した可動イオンが周囲の電界によ
って移動して一部に集中し、この集中したイオンによる
電界によって濃度変化が生じるためである。このような
現象はＬＤＤ構造のＭＯＳＦＥＴにおいては、ＯＮ抵抗
の増加、出力電流の減少という形であられれる。
水分が半導体チップ内に侵入し、低濃度の不純物拡散層
の濃度を変化させてしまうことがしばしばある。これは
水分の侵入により発生した可動イオンが周囲の電界によ
って移動して一部に集中し、この集中したイオンによる
電界によって濃度変化が生じるためである。このような
現象はＬＤＤ構造のＭＯＳＦＥＴにおいては、ＯＮ抵抗
の増加、出力電流の減少という形であられれる。
第３図に示すようなアルミニウムをゲートに用いた装置
では、アルミニウムによるゲート６によって、外部から
の不純物の侵入を防ぐことができるが、第４図に示すよ
うなポリシリコンをゲートに用いた装置では、低濃度領
域４を十分に保護できず、外部からの不純物の侵入によ
って」−述のような問題を生じてしまうことになる。前
述のように、最近ではポリシリコンをゲートとして用い
る装置が多く、このような素子特性の不安定性は大きな
問題となってきている。
では、アルミニウムによるゲート６によって、外部から
の不純物の侵入を防ぐことができるが、第４図に示すよ
うなポリシリコンをゲートに用いた装置では、低濃度領
域４を十分に保護できず、外部からの不純物の侵入によ
って」−述のような問題を生じてしまうことになる。前
述のように、最近ではポリシリコンをゲートとして用い
る装置が多く、このような素子特性の不安定性は大きな
問題となってきている。
ポリシリコンをゲートとして用いる装置にお・けるこの
ような問題を解決するための手段として、第５図に示す
ような構造が提案されている。これは、アルミニウムか
らなるドレイン配線層８を少し延ばし、この延展部８′
によって低濃度領域４の上方を覆い、延展部８゛を保護
導体層として用い、外部からの不純物の侵入を防止しよ
うとするものである。しかしながら、このような構造を
採ると、素子の出力耐圧値が低下する事実が実験的に確
認されており、新たな問題となる。近年では、バイポー
ラＣＭＯ８化によってこのような問題を解決する試みも
みられるが、コストが高くなるため実用的な問題が生じ
る。
ような問題を解決するための手段として、第５図に示す
ような構造が提案されている。これは、アルミニウムか
らなるドレイン配線層８を少し延ばし、この延展部８′
によって低濃度領域４の上方を覆い、延展部８゛を保護
導体層として用い、外部からの不純物の侵入を防止しよ
うとするものである。しかしながら、このような構造を
採ると、素子の出力耐圧値が低下する事実が実験的に確
認されており、新たな問題となる。近年では、バイポー
ラＣＭＯ８化によってこのような問題を解決する試みも
みられるが、コストが高くなるため実用的な問題が生じ
る。
そこで本発明は、出力耐圧値を低下させることなく、安
定した素子特性を維持できる半導体装置を提供すること
を目的とする。
定した素子特性を維持できる半導体装置を提供すること
を目的とする。
（問題点を解決するための手段）
本発明は、半導体基板上に、ソースと、ドレインと、こ
のドレインに隣接して設けられ低濃度の不純物を含む低
濃度領域と、ソース・ドレイン間に形成されるチャネル
を制御するためのゲートと、を備える半導体装置におい
て、 低濃度領域を覆うようにその上方に保護導体層を形成し
、少なくともチャネルがＯＦＦとなった □とき
に、この保護導体層がソースとほぼ同電位となるように
電気的に接続したものである。
のドレインに隣接して設けられ低濃度の不純物を含む低
濃度領域と、ソース・ドレイン間に形成されるチャネル
を制御するためのゲートと、を備える半導体装置におい
て、 低濃度領域を覆うようにその上方に保護導体層を形成し
、少なくともチャネルがＯＦＦとなった □とき
に、この保護導体層がソースとほぼ同電位となるように
電気的に接続したものである。
（作 用）
上述の構造によれば、外部からの不純物の侵入は、保護
導体層によって防止することができる。
導体層によって防止することができる。
したがって、低濃度領域の不純物濃度の不安定化を抑止
することができ、素子特性の安定化を図ることかできる
。また、本願発明者は、この保護導体層を、ソースとほ
ぼ同電位に保つことにより出力耐圧の低下を抑制しうる
ことを発見し、実験的に確認した。したがって、少なく
とも高出力耐圧が要求されるチャネルのＯＦＦ時に、保
護導体層をソースとほぼ同電位に保つようにしたもので
ある。
することができ、素子特性の安定化を図ることかできる
。また、本願発明者は、この保護導体層を、ソースとほ
ぼ同電位に保つことにより出力耐圧の低下を抑制しうる
ことを発見し、実験的に確認した。したがって、少なく
とも高出力耐圧が要求されるチャネルのＯＦＦ時に、保
護導体層をソースとほぼ同電位に保つようにしたもので
ある。
（実施例）
以下、本発明を図示する実施例に基づいて説明する。第
１図は、本発明の第１の実施例に係るＭＯＳＦＥＴの構
造断面図である。従来装置と同様に、Ｎ型のシリコンか
らなる半導体基板１の上に、Ｐ型の不純物を拡散したソ
ース２およびドレイン３が設けられ、更に、このドレイ
ン３に隣接して低濃度領域４が設けられている。このソ
ース２とドレイン３との間に形成されるチャネルを制御
するために、絶縁層５の中にポリシリコンからなるゲー
ト９が設けられている。また、ソース２およびドレイン
３の」二には、アルミニウムからなるソース配線層７お
よびドレイン配線層８が電気的に接続されている。この
装置の特徴は、ソース配線層７の一部が図の右方へと延
び、延展部７′を形成している点である。この延展部７
′は、ゲート９の上方を横切り低濃度領域４の上方を覆
うように形成されている。この延展部７−は保護導体層
として、外部から低濃度領域４に不純物が侵入するのを
妨げる。したがって、素子特性の安定性が確保される。
１図は、本発明の第１の実施例に係るＭＯＳＦＥＴの構
造断面図である。従来装置と同様に、Ｎ型のシリコンか
らなる半導体基板１の上に、Ｐ型の不純物を拡散したソ
ース２およびドレイン３が設けられ、更に、このドレイ
ン３に隣接して低濃度領域４が設けられている。このソ
ース２とドレイン３との間に形成されるチャネルを制御
するために、絶縁層５の中にポリシリコンからなるゲー
ト９が設けられている。また、ソース２およびドレイン
３の」二には、アルミニウムからなるソース配線層７お
よびドレイン配線層８が電気的に接続されている。この
装置の特徴は、ソース配線層７の一部が図の右方へと延
び、延展部７′を形成している点である。この延展部７
′は、ゲート９の上方を横切り低濃度領域４の上方を覆
うように形成されている。この延展部７−は保護導体層
として、外部から低濃度領域４に不純物が侵入するのを
妨げる。したがって、素子特性の安定性が確保される。
また、この保護導体層、すなわち、延展部７−はソース
配線層７の一部分であるため、常にソース２と同電位に
保たれる。したがって、この保護導体層を設けたことに
より出力耐圧が低下することはない。
配線層７の一部分であるため、常にソース２と同電位に
保たれる。したがって、この保護導体層を設けたことに
より出力耐圧が低下することはない。
第６図は、保護導体層を有するＭＯＳＦＥＴの出力耐圧
を示す図である。棒グラフＡは、第５図に示す従来の構
造、すなわち、ドレイン配線層８の一部分を保護導体層
として用いた装置における出力耐圧の頻度分布を示し、
棒グラフＢは、第１図に示す本発明に係る構造、すなわ
ち、ソース配線層７の一部分を保護導体層として用いた
装置における同分布を示す。グラフからも明らかなよう
に、従来の構造では、出力耐圧が５０Ｖ程度に低下して
しまうのに対し、本発明に係る構造では、出力耐圧は９
０Ｖ程度確保できることが、実験により確認された。こ
の理由は、第５図に示す構造では、チャネルＯＦＦ時に
延展部８′に負の電位が印加され、これによって低濃度
領域４の上部に正の電荷が誘引されるためと考えられる
。第１図に示す本発明に係る構造では、ＭＯＳＦＥＴで
はソース２が基板１に接続されて用いられるため、延展
部７−は基板１と同電位になり、上述のような現象が起
こらず、高出力耐圧を維持できるものと考えられる。
を示す図である。棒グラフＡは、第５図に示す従来の構
造、すなわち、ドレイン配線層８の一部分を保護導体層
として用いた装置における出力耐圧の頻度分布を示し、
棒グラフＢは、第１図に示す本発明に係る構造、すなわ
ち、ソース配線層７の一部分を保護導体層として用いた
装置における同分布を示す。グラフからも明らかなよう
に、従来の構造では、出力耐圧が５０Ｖ程度に低下して
しまうのに対し、本発明に係る構造では、出力耐圧は９
０Ｖ程度確保できることが、実験により確認された。こ
の理由は、第５図に示す構造では、チャネルＯＦＦ時に
延展部８′に負の電位が印加され、これによって低濃度
領域４の上部に正の電荷が誘引されるためと考えられる
。第１図に示す本発明に係る構造では、ＭＯＳＦＥＴで
はソース２が基板１に接続されて用いられるため、延展
部７−は基板１と同電位になり、上述のような現象が起
こらず、高出力耐圧を維持できるものと考えられる。
第２図は、本発明の第２の実施例に係るＭＯＳＦＥＴの
構造断面図である。第１の実施例との相違は、アルミニ
ウムからなる保護導体層１０が、ソース配線層７あるい
はドレイン配線層８から独立しており、所定位置におい
てコンタクトホール１１を介してゲート９に接続されて
いる点である。
構造断面図である。第１の実施例との相違は、アルミニ
ウムからなる保護導体層１０が、ソース配線層７あるい
はドレイン配線層８から独立しており、所定位置におい
てコンタクトホール１１を介してゲート９に接続されて
いる点である。
すなわち、保護導体層１０はゲート９と同電位に ・保
たれることになるが、チャネルＯＦＦ時にはゲート９は
ソース２と同電位となるため、第１の実施例と同じ効果
を奏することができる。
たれることになるが、チャネルＯＦＦ時にはゲート９は
ソース２と同電位となるため、第１の実施例と同じ効果
を奏することができる。
以上゛、本発明を２つの実施例に基づいて説明したが、
本発明は要するに低濃度領域を保護導体層で覆い、この
保護導体層を少なくともチャネルがＯＦＦとなったとき
にソースとほぼ同電位に保つような構造であれば、どの
ような構造を採ってもかまわない。また、前述の実施例
はＰチャネル型のものであるが、Ｎチャネル型のものに
も同様に適用可能である。
本発明は要するに低濃度領域を保護導体層で覆い、この
保護導体層を少なくともチャネルがＯＦＦとなったとき
にソースとほぼ同電位に保つような構造であれば、どの
ような構造を採ってもかまわない。また、前述の実施例
はＰチャネル型のものであるが、Ｎチャネル型のものに
も同様に適用可能である。
以上のとおり本発明によれば、ＭＯＳＦＥＴの低濃度領
域を保護導体層で覆い、この保護導体層を少なくともチ
ャネルがＯＦＦとなったときにソースと同電位に保つよ
うにしたため、外部からの不純物の侵入を防止すること
により、素子特性の安定化を図ることができ、かつ、高
出力耐圧を確保できる。
域を保護導体層で覆い、この保護導体層を少なくともチ
ャネルがＯＦＦとなったときにソースと同電位に保つよ
うにしたため、外部からの不純物の侵入を防止すること
により、素子特性の安定化を図ることができ、かつ、高
出力耐圧を確保できる。
第１図は本発明の第１の実施例に係る半導体装置の断面
構造図、第２図は本発明の第２の実施例に係る半導体装
置の断面構造図、第３図は従来のアルミニウムをゲート
に用いた半導体装置の断面構造図、第４図は従来のポリ
シリコンをゲートに用いた半導体装置の断面構造図、第
５図は従来の保護導体層を設けた半導体装置の断面構造
図、第６図は本発明に係る装置と従来の装置との出力耐
圧の比較を示すグラフである。 ］・・・半導体基板、２・・・ソース、３・・・ドレイ
ン、４・・・低濃度領域、５・・・絶縁層、６・・・ア
ルミニウムゲート、７・・・ソース配線層、７″・・・
延展部、８・・・ゲート配線層、８′・・・延展部、９
・・・ポリシリコンゲート、１０・・・保護導体層、１
１・・・コンタクトホール。 出願人代理人 佐 藤 −雄 ＝ １１− 躬３図 も４図 １８開口ａＧ３−２０２９７０ （５）七力耐圧（Ｖ
）
構造図、第２図は本発明の第２の実施例に係る半導体装
置の断面構造図、第３図は従来のアルミニウムをゲート
に用いた半導体装置の断面構造図、第４図は従来のポリ
シリコンをゲートに用いた半導体装置の断面構造図、第
５図は従来の保護導体層を設けた半導体装置の断面構造
図、第６図は本発明に係る装置と従来の装置との出力耐
圧の比較を示すグラフである。 ］・・・半導体基板、２・・・ソース、３・・・ドレイ
ン、４・・・低濃度領域、５・・・絶縁層、６・・・ア
ルミニウムゲート、７・・・ソース配線層、７″・・・
延展部、８・・・ゲート配線層、８′・・・延展部、９
・・・ポリシリコンゲート、１０・・・保護導体層、１
１・・・コンタクトホール。 出願人代理人 佐 藤 −雄 ＝ １１− 躬３図 も４図 １８開口ａＧ３−２０２９７０ （５）七力耐圧（Ｖ
）
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、ソースと、ドレインと、前記ドレ
インに隣接して設けられ前記ドレインの不純物濃度より
低い濃度で不純物を含む低濃度領域と、前記ソースと前
記ドレインとの間に形成されるチャネルを制御するため
のゲートと、を備える半導体装置において、前記低濃度
領域を覆うようにその上方に形成され、少なくとも前記
チャネルがＯＦＦとなったときに、前記ソースとほぼ同
電位となるように電気的に接続された保護導体層を設け
たことを特徴とする半導体装置。 ２、保護導体層が、ソースに対する配線層に接続されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ３、保護導体層が、ゲートに対する配線層に接続されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ４、半導体基板がシリコンからなり、ゲートがポリシリ
コンからなることを特徴とする特許請求の範囲第１項乃
至第３項のいずれかに記載の半導体装置。 ５、保護導体層がアルミニウムからなることを特徴とす
る特許請求の範囲第４項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034439A JPS63202970A (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
| KR1019880001743A KR910003274B1 (ko) | 1987-02-19 | 1988-02-19 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62034439A JPS63202970A (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202970A true JPS63202970A (ja) | 1988-08-22 |
Family
ID=12414258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62034439A Pending JPS63202970A (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63202970A (ja) |
| KR (1) | KR910003274B1 (ja) |
-
1987
- 1987-02-19 JP JP62034439A patent/JPS63202970A/ja active Pending
-
1988
- 1988-02-19 KR KR1019880001743A patent/KR910003274B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880010507A (ko) | 1988-10-10 |
| KR910003274B1 (ko) | 1991-05-25 |
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