JPS63201790A - グラフィック表示プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータ・グラフィックに関し、さらに詳
細には、カウント回路を使ってライン描画およびビット
・ブロック転送グラフィック機能を提供する装置に関す
るものである。

Ｂ、従来技術 ］ンピュータ技術の発達の結果、コンピュータで生成さ
れたグラフィック情報の表示を専ら扱う複雑な分野が生
まれた。この分野は、コンピュータ・グラフィックスと
呼ばれる。イメージを作るため一般に使用されている１
つの手法は、−組の点を生成し、これらの点を直線で結
ぶものである。

得られる点と直線の組合せが、（通常、陰極線管（ＣＲ
Ｔ）を含む）コンピュータ・グラフィックス端末表示装
置に表示される。陰極線管は画素のアレイを含む。グラ
フィック・イメージは、アレイの特定の画素を照明する
ことにより生成する。

表示装置中のこの画素アレイはイメージ・メモリ内のメ
モリ位置に対応する。このイメージ・メモリはしばしば
ビット・マツプ・メモリと呼ばれる。

対応するＣＲＴ表示装置はビット・マツプ表示装置と呼
ばれる。

ビット・マツプ表示装置用の非常に有用な機能は、照明
された画素の矩形ブロックをビット・マツプ（または表
示装置）中のある場所から別の場所に動かし、イメージ
・アレイの２つのサブセットを論理的に組み合わせて第
３のイメージ・アレイを生成する能力である。もう１つ
の有用な機能は、２点向で線を引く機能である。この線
を描くためにしばしば使用される手法は、１９８２年に
アディソン・ウニズリ−（Ａｄｄｉｓｏｎ　Ｗｅｓｌｅ
ｙ）出版社により刊行され、引用により本明細書に組み
込まれた、ジェームズ・Ｄ・フォレイ（Ｊａｍｅｓ　Ｄ
、　Ｆｏｌｅｙ）およびアンドリーズ・ヴアン・ダム（
Ａｎｄｒｆｅｓ　ＶａｎＤａｍ　）の「対話式コンピュ
ータ・グラフィックスの基礎（Ｆｕｎｄａｍｅｎｔａｌ
ｓ　ｏｆ　Ｉｎｔｅｒａｃｔｉｖｅ　Ｃｏｍｐｕｔｅｒ
Ｇｒａｐｈｉｃｓ）　Ｊと題するテキストに開示されて
いる。

グラフィック機能についての考察は、いくつかのＩＢＭ
テクニカル・ディスクロージャ・プルテン論文に記載さ
れている。ＩＢＭテクニカル・ディスクロージャ・プル
テン、第２８巻、第６号、１９８５年１１月に所載の論
文「マスク下の図形ビット・ビット・コピー（Ｇｒａｐ
ｈｉｃ　Ｂｉｔ−Ｂｉｔ　ＣｏｐｙＵｎｄｅｒ　Ｍａｓ
ｋ）　Ｊは、フレーム・バッファ内で任意の形吠のビッ
ト境界ブロック転送を行なうためのシステムを開示して
いる。ＩＢＭテクニカル・ディスクロージャ・プルテン
、第２７巻、第８号１９８５年に所載の論文「（ラスタ
・グラフィック描画ハードウェア（Ｒａｓｔｅｒ　Ｇｒ
ａｐｈｉｃｓ　Ｄｒａｗｉｎｇ）１ａｒｄｗａｒｅ　）
　Ｊは、グラフィック描画アルゴリズムを実現するハー
ドウェア回路の設計に対するプログラマブル論理アレイ
の適用について記載している。ＩＢＭテクニカル・ディ
スクロージャ・ブルヱＺ１第２８巻、第５号、１９８５
年１０月に所載の論文「表示アダプタのビット・マツプ
・メモリー更新用回路（Ｃｉｒｃｕｉｔ　ｆｏｒ　Ｕｐ
ｄａｔｉｎｇ　ＢｉｔＭａｐ−Ｍｅｍｏｒｙ　ｏｆ　Ａ
　Ｄｉｓｐｌａｙ　Ａｄａｐｔｅｒ）　Ｊは、全点アド
レス可能表示メモリに記憶された画素データを制御する
ためのビット操作の柔軟性をもたらす回路を開示してい
る。

本出願人による米国特許出願第１３８４２号は、本発明
のアーキテクチャが特に効用をもつ高性能ビデオ表示ア
ダプタ全体に関するものである。

本出願人による米国特許出願第１３８４８号は、テスク
走査型ビデオ表示装置に使用される、速度と機能の融通
性が改善された新規なベクトル・ライン描画回路を開示
している。

本出願人による米国特許出願第７３＜３９１８号は、そ
のようなアダプタのフレーム・バッファを供給するデー
タ経路で使用することができ、フレーム・バッファ内で
いくつかの汎用性のある画素データ演算を可能にするチ
ャネル・アーキテクチャを開示している。この出願のハ
ードウェアは出願第１３８４２号の画素プロセッサ・「
ブロック」内に配置される。

本出願人による別の出願は、いくつかの表示動作の速度
の大幅な増加を可能にするとともに、オフ・ラインで実
行される機能に関してアダプタの汎用性を増大させるフ
レーム・バッファ・アーキテクチャを開示している。こ
の出願のハードウェアは出願第１３８４２号の「フレー
ム・バッファ」・ブロック内に配置される。

本出願人による米国特許出願１３８４０号は、出願第１
３８４２号の「画素プロセッサ」・ブロック用のメモリ
・インターフェースを開示している。

本出願人による米国特許出願第１３８４９号は、出願第
１３８４２号の画素プロセッサ・ブロック中でライン描
画およびビット・ブロック転送を実行するための回路を
開示している。

本発明の目的は、２点間に引かれた線のイメージを迅速
に生成し、ビット・ブロック画素情報の転送を必要とす
るイメージを迅速に生成するための機構を提供すること
である。

Ｃ０発明の開示 本発明によれば、第１の初期状態から第１の所定値まで
カウントする第１のカウンタと、第１のカウンタに動作
可能に接続された第２のカウンタとを備えたカウンタ回
路が開示される。このカウンタ回路はさらに、第１０カ
ウンタが第１の所定値までカウントするのに応じて第２
の初期値から第２の所定値までカウントする第１の動作
またはパラメータ値の計算、および第１のカウンタが第
１の所定値に達する第２の初期値から第２の所定値まで
条件付きカウントを行なう第２の動作のいずれかを実行
するための回路を備えている。第１の動作と第２の動作
のどちらかを選択するかは、処理システムからの信号で
指定される。

このシステムの一実施例では、第２のカウンタ回路は第
２のカウンタ内のパラメータの計算値に応じてカウント
を条件付きで減分する。この実施例では、カウンタ回路
は、ライン描画アルゴリズムまたは表示処理用のビット
・ブロック転送アルゴリズムのいずれか用のアドレスを
提供するために使用される。ビット・ブロック転送（Ｂ
ＩＴＢＬＴ）アルゴリズムを実現するには、第１のカウ
ンタと第２のカウンタを有効に組み合わせて、第１のカ
ウンタが第１の初期値から第１の所定値までカウントし
く内部ループ）、第２のカウンタが第２の初期値から第
２の所定値までカウントする（外部ループ）という、内
部ループおよび外部ループ・カウント・シーケンスを実
行する。カウンタ回路は、ライン描画アルゴリズム機能
を実行する。

このアルゴリズムは、第１のカウンタのカウントに基づ
いて計算すべきエラー類の状態に応じてカウントを条件
付きで増分することを必要とする。

第２のカウンタ回路はこの所定のエラー類の状態を判定
して、第２のカウントがそれに応じて減分されるか否か
を判定する能力を備えている。

またこの実施例では、これらのカウンタは刻時回路に接
続されて、カウントを増分するための刻時サイクル信号
を供給する。カウンタはアドレス指定レジスタに接続さ
れて、ライン描画アルゴリズムまたはビット・ブロック
転送アルゴリズムに従ってアドレスを増分する。アドレ
ス指定レジスタへのこの接続は、アドレス・レジスタと
カウンタの間で接続を変換するようにプロセッサで再構
成し直すことができる。この機能は、全ての８分円内に
ある線が描けるようにする、または任意の方向のビット
・ブロック転送が実行できるようにすることにより、ラ
イン描画アルゴリズムおよびビット・ブロック転送アル
ゴリズムの処理能力を増大させる。

本発明の特色を示していると考えられる新規な特徴は頭
記の特許請求の範囲に記載されている。

しかし、本発明自体および、本発明のその他の特徴と利
点は、好ましい実施例についての以下の説明を添付の図
面と共に参照することにより最もよく理解されるはずで
ある。

Ｄ、実施例 本発明はデータ処理システム用のカウンタ回路に関する
ものである。このカウンタ回路は、グラフィック・デー
タを高解像度のグラフィック表示装置に供給する画素プ
ロセッサ内に設けられる。

本発明はコンピュータ端末表示アダプタ回路に含まれる
。このアダプタ回路は、好ましい実施例では表示モニタ
装置を駆動する高解像度のグラフィック表示アダプタで
ある。この回路は、４０９６種類の可能なカラーのパレ
ットから同時に２５６種類のカラーのついた１０２４Ｘ
１０２４個の画素という解像度をもたらす。この表示ア
ダプタについて以下に概説する。

表示アダプタの概説 第１図は、動作できるように接続された表示アダプタ回
路１７を示すブロック・ダイヤグラムである。具体的に
いうと、表示アダプタ回路１７はシステム入出力バス１
１によりシステム・プロセッサ１０に接続されている。

さらに、アダプタ回路１７は出力バス２８によりＲＧＢ
モニタ３０に接続されている。表示アダプタ回路１７は
、ディジタル信号プロセッサに接続された２つのメモリ
１２Ａおよび１２Ｂを備えている。ディジタル信号プロ
セッサは、回路資源管理のために使用され、さらに座標
を変換するために使用される。好ましい実施例では、デ
ィジタル信号プロセッサは、データおよび命令に別々の
メモリを必要とする、バーバード・アーキテクチャを有
する。メモリ１２Ａは命令ＲＡＭであり、命令を信号プ
ロセッサ１４に供給するためにそれにマイクロコードが
ロードされる。メモリ１２ＢはデータＲＡＭであり、信
号プロセッサ１４とシステム・プロセッサ１０の間の主
インターフェースをもたらし、かつ信号プロセッサ１４
用の主データ記憶装置となる。好ましい実施例では、メ
モリ１２Ｂ用に２５６にバイトの記憶域が設けられる。

しかし、この実施例では、ディジタル信号プロセッサ１
４のアドレス・スペースは１２８にバイトにすぎない。

したがって、バンク切換え機構が設けられている。さら
に、この好ましい実施例では、アダプタ回路１７の外側
に配置されたメモリを、ディジタル信号プロセッサ１４
のアドレス・スペースにマツプすることができる。

データ・メモリ１２Ｂからディジタル信号プロセッサ１
４に順次表示コマンドを送るため、先入れ先出しくＦ　
Ｉ　ＦＯ）バッファ１３が設けられている。さらに、デ
ィジタル信号プロセッサ１４用に電源投入／自己テスト
命令マイクロコード・プログラムを供給するために、命
令ＲＯＭ１５がバス１６を介して接続されている。

画素プロセッサ１８もバス１６に接続されている。画素
プロセッサ１８の機能は、線を引き、表示画面上のデー
タ域を操作し、ビット・マツプ・メモリの制御を行なう
ことである。表示画面上の領域のこの操作は、ビット・
ブロック転送（ＢＩＴＢＬＴ）と呼ばれる。画素プロセ
ッサ１８はまた、制御レジスタおよび状況レジスタを備
えている。これらのレジスタは他の機能とあいまって、
システム・プロセッサ１０が信号プロセッサ１４の割込
み、使用禁止またはリセットを行なえるようにし、信号
プロセッサ１４がシステム・プロセッサ１０に割り込め
るようにする。

画素プロセッサ１８は、バス２０を介してビット・マツ
プ・メモリ２２に接続されている。ビット・マツプ・メ
モリ２２は、１０２４Ｘ１０２４×８個のビットとして
構成される。ビット・マツプ・メモリはまた、表示装置
上のデータの明滅または強調表示を行なうために使用で
きるオーバーレイ平面を提供する機能を備えている。

ビデオ・ステージ２６は、バス２４を介してビット・マ
ツプ・メモリ２２に接続され、ビット・マツプ・メモリ
２２のデータをビデオ・モニタ３０用のビデオ信号に変
換する。こめビデオ・ステージ２６は、ディジタル／ア
ナログ変換回路を介してこの変換を行なう。カラー・パ
レット回路もビデオ・ステージ２６内に設けられ、大き
なカラー・パレットから２５６種類の同時表示可能なカ
ラーを供給する。このことはビデオ・ルッグ・アップ・
テーブルを介して行なわれる。ビデオ・ルック・アップ
・テーブルは、ビット・マツプ内の値をもっと多くのビ
ットを有する値に変換し、したがって、一層大きな範囲
のカラーが供給される。このより大きな範囲の値がカラ
ー・パレットで供給されるため、ビット・マツプ・メモ
リ２２中のみのビットによって供給されるよりも多くの
カラーが供給される。

ハードウェア・カーソル２１は、バス２４を介してビデ
オ・ステージ２６に接続され、全画面十字線またはビッ
ト・プログラマブル・カーソルあるいはその両方をもた
らす。全画面十字線はいくつかの幅の１つにプログラミ
ングできる。さらに、この十字線を切り取って（縮小し
て）、もっと小さな種々の寸法にすることもできる。

好ましい実施例では、表示アダプタ回路１７は、システ
ム・プロセッサ１０に対する主インターフェースとして
ディジタル信号プロセッサ１４を使用する。この実施例
では、ディジタル信号プロセッサは、１秒当たり５００
万命令を実行するテキサス・インスツルメンツ（Ｔｅｘ
ａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ）社のＩＭＳ３２０２０
ディジタル信号プロセッサー１４＝ である。したがって、画面上でベクトルを変換、拡大、
縮小および回転するために使用されるマトリックス乗算
等のタスクを実行するのに適している。ディジタル信号
プロセッサは、１６ビツト・ワードの８４Ｋから成るデ
ータ・スペースおよび同じ大きさの命令スペースをアド
レスすることができる。前述のように、データ・スペー
スの一部分をアダプタ回路１７の内部に配置してもよく
、アダプタ回路から離して配置してもよい。ディジタル
信号プロセッサ１４には、信号処理プロセッサ１０また
は画素プロセッサ１８が割り込むことができる。画素プ
ロセッサ１８は、タスク完了状態、゛または垂直帰線が
開始した状態が発生したとき、ディジタル信号プロセッ
サ１４またはシステム・プロセッサ１０に対する割込み
を発生することができる。さらに、ディジタル信号プロ
セッサ１４は、表示の更新間の時間間隔を制御するため
に使用できるタイマーも含んでいる。

ＲＯＭ１５は、ディジタル信号プロセッサ１４用の初期
電源投入命令シーケンスを備えている。

好ましい実施例では、ＲＯＭ１５は１６にバイトの情報
を備え、電源投入／自己テスト・プログラムおよびグラ
フィック表示アダプタ・エミュレーション・プログラム
を備えている。電源投入／自己テスト・プログラムは、
パワーアップ状態またはリセット状態の直後にアダプタ
回路１７が正しく働いているとの指示を出す。

データＲＡＭ　１２　Ｂは、信号プロセッサ１４が記憶
装置として使用できるように、アダプタ回路１７内に２
４６にバイトのＲＡＭをもたらす。２５Ｅ３にバイトの
データ・スペースのうちのＩＫバイトが、信号プロセッ
サ１４の内部レジスタによってオーバーレイされている
。データ・メモリ１２Ｂは、ダイナミックＲＡＭから成
り、このＲＡＭは表示アダプタ回路１７内の論理回路に
よってリフレッシュされる。このメモリはページ・モー
ドで動作するので、同じページ（すなわち、好ましい実
施例では、高位の８個のアドレス・ビット中に）ロード
された２つのワードに対するアクセスは、ディジタル信
号プロセッサ１４に対する待ち状態を必要としない。新
しいページのワードに対してアクセスすると、単一の待
ち状態が生じる。

したがって、内部レジスタに頻繁に参照されるデータ、
または単−ＲＡＭページにまとめられたデータを配置す
ることにより待ち状態を生じず、処理能力を増大させる
。ディジタル信号プロセッサ１４のデータ・アドレス指
定容量は８４にワードに制御されているので、そのアド
レス・スペースを拡張するためバンク切換え機構が備え
られている。

この方式により、データ・メモリ１２Ｂに対する完全な
アクセスが可能となる。現在は、４個のバンク（合計２
５６バイトの場合、各バンクごとに６４にバイト）が設
けられている。しかし、この好ましい実施例では、この
アーキテクチャのアドレス論理回路は、最大１６個まで
バンクを処理できる。この実施例では、ＲＡＭは２つの
ポートを備えている。すなわち、システム・プロセッサ
１０および信号プロセッサ１４がＲＡＭに同時にアクセ
スできる。プロセッサ１０および１４のどちらもこのメ
モリに容易にアクセスできるので、このメモリは２つの
プロセッサ１０および１４の間の便利な通信チャネルと
なる。この実施例では、信号プロセッサ１４は、まずバ
ス１１上のファースト・パーティ・バス・マスクとして
働くこトニより、このデータＲＡＭ１２Ｂの拡張部分と
して表示アダプタ回路１７から離して配置されたメモリ
をアドレスすることもできる。入出力バス１１上のメモ
リおよびシステム・プロセッサ１０の主メモリの両方に
このようにしてアクセスできる。

信号プロセッサ１４はバス１１に完全な２４ビツト・ア
ドレスを載せることができるので、１６メガバイトのメ
モリをアドレスする能力を有する。

アダプタ回路１７から離れているデータ・スペースのマ
ツピングは、信号プロセッサ１４内のバンク／拡張アド
レス・レジスタによって制御される。

信号プロセッサ１４の１６ビツト・アドレス・バスは、
このレジスタ２４ビツトに拡張される。アクセスはバー
スト啼モードでもバッファ・モードでも単独でも行なう
ことができる。バースト・モードでのバーストの長さは
、ソフトウェアで制御できる。遠隔メモリにアクセスす
るためには、４ないし１６の待ち状態が必要である。

命令メモリ１２Ａは、好ましい実施例では、命令スペー
スとして使用できるように１２８にバイトのメモリをデ
ィジタル信号プロセ・ソサ１４に供給する。ＲＯＭ１５
から供給される命令スペースに加えて、これがある。し
かし、ＲＯＭ１５が命令スペースにマツプされるときは
、同量の命令ＲＡＭ１２Ａをオーバーレイする。その理
由は、ディジタル信号プロセッサ１４が合計１２８にバ
イトの命令スペースしかアドレスできないためである。

命令メモリ１２Ａは、アダプタ回路１７上の論理回路に
よってリフレッシュされるダイナミックＲＡＭから成る
。命令ＲＡＭ１２Ａはページ・モードで動作されるので
、同じページに配置されたワード（すなわち、高位８ビ
ツト）に対するアクセスには信号プロセッサ１４に対す
る待ち状態が必要でない。新しいページに対するアクセ
スは、１つの待ち状態を生じる。したがって、頻繁に実
行されるコード・ループを命令メモリ１２Ａ内または信
号プロセッサ１４の内部命令メモリ内の同じページに配
置すると最大の実行速度が得られる。この命令メモリ１
２Ａも２つのポートを備え、システム・プロセッサ１０
または信号プロセッサ１４からの同時アクセスが可能で
ある。

ＦＩＦＯバッファ１３は長さがＩＫワードである。バッ
ファ１３内にスペースがあるときは、システム・プロセ
ッサ１０は、このバッファにコマンドおよびまたはデー
タあるいはその両方をロードして、ディジタル信号プロ
セッサ１４がそれにアクセスできるようにする。こうし
て、ディジタル信号プロセッサ１４がこの情報に順次ア
クセスできるようになる。この実施例では、システム・
プロセッサ１０から表示情報が供給される。バッファ１
３は、３つのフラグ、すなわち、エンプティ・フラグ、
ハーフ・フル・フラグおよびフル・フラグを含んでいる
。これらのフラグをシステム・プロセッサ１０が読み取
って、このバッファ１３にもっと多くの情報を書き込む
余地があるかどうか判定することができる。フラグに加
えて、このバッファ１３には３つの割込みが関連してい
る。

ハーフ・フル割込み、ハーフ・エンプティ割込みおよび
バッファ・オーバーフロー割込みが設けられている。最
初の２つは、フラグをポーリングせずにバッファ１３に
対する書込み動作を歩調合わせするのに使用でき、最後
の１つは通常、エラー状態と見なされる。ディジタル信
号プロセッサ１４も、フラグにアクセスして、もっと多
くの情報がバッファ１３から読み取られるかどうか判定
することができる。

画素プロセッサ１８は、信号プロセッサ１４がビット・
マツプ・メモリ２２を迅速に更新するのを助ける。画素
プロセッサ１８は、線をビット・マツプ・メモリ２２に
描き込むか、またはビット・マツプ・メモリ２２内のデ
ータ・ビットの矩形ブロックを操作すること（Ｂ　Ｉ　
ＴＢ　ＬＴ）ができる。

線を引くとき、画素プロセッサ１８に、画素プロセッサ
１８で計算したプレーゼンハムのパラメータを有する線
の端点、またはそれらの端点とプレーゼンハムの増分・
ライン描画アルゴリズムで必要とするパラメータを与え
ることができる。後者の手法は、ベクトル／ラスタ変換
に対する制御を行ないやす＜シ、幅広線等の特別な場合
にを用である。さらに、カラーおよびパターンという線
屑性が、画素プロセッサ１８によって直接サポートされ
る。線幅属性のサポートは、信号プロセッサ１４のある
程度の介入を必要とする。線は置換モードでも排他的Ｏ
Ｒモードでもライン・オン・ライン・モードでも引くこ
とができる。

ビット・ブロック転送も画素プロセッサ１８で実行され
る。ビット・ブロック転送には、最小限のプロセッサ介
入で働くものと、より多くの介入を必要とするものがあ
る。ビット・ブロック転送は、内部ループおよび外部ル
ープの動作を含み、この実施例では、内部ループは水平
または垂直のいずれかの方向にすることができる。この
オプションは、文字ストリングのイメージをビット・マ
ツプ・メモリ２２に転送するとき、特に有用である。

さらに、画素プロセッサ１８はカラー拡張でビット・ブ
ロック転送を行なうことができる。カラー拡張は、活動
状態の各ビットが既知のカラーの画素を表し、０は透明
を示す（すなわち、フレーム・バッファがこの画素位置
に対しては偏向されない）という、データを受は取る処
理として定義される。

このモードは、データの各ワードが２画素ではなく１６
がその画面メモリを表すので、処理能力上の利点をもた
らす。

カラー拡張を使用するとき、画素プロセッサ１８の能力
である直接書込みマスクと関連する特別な機能を使うと
、転送される対象を４つの可能な９０度配向の任意の１
つで回転させることができる。

ディジタル信号プロセッサ１４またはシステム・プロセ
ッサ１０は、描画が行なわれるビット・マツプ・メモリ
の活動領域を定義することができる。

ライン描画動作およびブロック転送動作の場合、この活
動領域に描かれる画素のみがビット・マツプ・メモリ２
２に書き込まれる。この領域の外側で画素を生じるライ
ン描画動作およびブロック転送動作は、実行はされるが
、その結果生じる画素情報はビット・マツプ・メモリ２
２に書き込まれない。この活動画素領域の使用は切取り
と呼ばれる。

画素プロセッサ１８のもう１つの特徴は、ピック・ウィ
ンドーである。このウィンドーは画素プロセッサに対し
て定義することができ、それが使用可能になると、この
ウィンドー内のフレーム・バッファに対するどのような
アクセスも信号プロセッサ１４に対する割込みを生じる
。これを使って、対象を描く間に、指定されたウィンド
ー内に入る対象の任意の部分を識別することができる。

画素プロセッサは通常、信号プロセッサ１４によって制
御される。しかし、システム・プロセッサ１０は信号プ
ロセッサを使用禁止にして、画素プロセッサを直接制御
することもできる。画素プロセッサ１８については、後
でさらに詳細に考察する。

ビット・マツプ・メモリ２２は、１メガバイトのビデオ
ＲＡＭから成る。ビット・マツプ・メモＩＪ２２は、１
画素当たり８ビツトを有する１０２４Ｘ１０２４個の画
素イメージとして画面に表示される。画素プロセッサ１
８は、システム・プロセッサ１０または信号プロセッサ
１４とビット・マツプ・メモリ２２の間のインターフェ
ースとして働く。画素プロセッサ１８内に配置されたビ
ットのいくつかがどのようにセットされているかに応じ
て、ビット・マツプ・メモリ２２は２つの水平に隣接す
る画素、または４つの水平に隣接する半画素（半画素は
、完全画素の最初の４ビツトまたは最後の４ビツトとし
て定義される）として読み取られる。全てのアドレス指
定モードで、ビット・マツプ・メモリ２２は画素アドレ
ス可能である。すなわち、画素プロセッサ１８中のＸお
よびＹアドレス・レジスタが、アドレスされる画素を示
すために使用される。本発明では、これらのレジスタに
対するアドレスを増分的に計算する。

ビット・マツプ・メモリ２２の構成を第２図に示す。画
素は４×４の矩形に配列されている。各画素は奥行８ビ
ツトである。この８ビツトは８つの平面４００ないし４
０７を表わす。同じ行にある画素メモリ・モジュールは
、共通行アドレス・ストローブ（ＲＡＳ）線を共有する
。同じ列にある画素メモリ・モジュールは、共通列アド
レス・ストローブ（ＣＡＳ）線を共有する。同じアドレ
ス線が全ての画素メモリ・モジュールによって共存され
る。画面をリフレッシュするために使用される直列デー
タ行も、ビット・マツプを読み書きするために使用され
る並列データ行も、列状に接続されている。したがって
、データを４つの層の１つから読み取って、アキュムレ
ータにロードすることができる。４×４７レイの１６個
の画素メモリ・モジュールは、それぞれそれ自体の書込
みイネーブル信号線を有し、それらの書込みイネーブル
信号線は直接マスク・レジスタと画素プロセッサ１８内
のプレーゼンハム・ライン描画回路によって制御される
。

複数のＲＡＳ線４１０．４１２．４１４．４１６および
複数１７）ＣＡＳ線４１８．４２０１４２２．４２４が
画素の異なるアドレスをストローブするのに使用される
。これを使って、ＸおよびＹ個の画素アドレス・レジス
タによってアドレスされる「アクセス」４×４正方形ワ
ードを、画面上に走査される表示ワードと位置をずらせ
ることができる。第３図に、アドレスを画素メモリ２２
に一ストローブし、アクセス・ワードを表示ワードに対
して位置を合わせるために使用されるＲＡＳ線４１０．
４１２．４１４．４１６とＣＡＳ線４１８．４２０１４
２２．４２４の波形を示す。４×４ワードのこの画素の
位置合わせにより、正方形の１つのかどを描こうとする
任意の線の始めに置くことができ、さらに、各画素メモ
リ・モジュールは独立した書込みイネーブル信号線を有
するので、第４図に示すように、線の４画素を同時に描
くことができることに留意されたい。第５図に４×４７
レイにおける画素の番号付けを示す。

ビット・マツプ・メモリ２２のオーバーレイ平面、実際
には平面７（第２図の４０７）を、ビデオ・ステージ２
６のカラー・パレット機能と併用して、プログラマブル
な速度で強調表示または明滅を行なうことができる。明
滅が使用可能になると、この平面内で１を有する任意の
画素プログラマブルな明滅速度で明滅する。強調表示が
使用可能になると、オーバーレイ平面内の１が、ビデオ
・ステージ２６内の通常のカラー・パレット処理を無効
にし、３項目オーバーレイ・カラー・パレットからのカ
ラーに取って代わる。オーバーレイ平面を使用すると、
ビデオ・ステージ２６内のカラー・パレット機能用に使
用できるカラーが有効に減少することに留意されたい。

第１図に戻ると、ビデオ・ステージ２６は、カラー・パ
レット機能を備えている。カラー・パレットは、ビット
・マツプ・メモリ２２に記憶された８ビツト値を４０９
６種類のカラーのうちの１つに変換する。このカラー・
パレット機能の出力は、３つのディジタル／アナログ変
換器にそれぞれ４ビツトを供給する。ディジタル／アナ
ログ変換器ハ、モニタ３０の赤、緑および青のカラー・
ガンを駆動する。索引テーブルの各４ビツト部分が、そ
れぞれビット・マツプからの８個の入力ビットを１６個
のアナログ出力レベルのうちの１つにマツプする。カラ
ー・パレット機能は、信号プロセッサ１４によってロー
ドすることができ、信号プロセッサエ４がディスエーブ
ルになっているときは、システム・プロセッサ１０によ
ってロードすることができる。

ハードウェア・カーソル２１は、全画面十字線またはユ
ーザがプログラミングできる６４×６４カーソルあるい
はその両方を備える。全画面十字線はいくつかの幅のう
ちの１つにプログラミングし、かつ切り取ることができ
る。ハードウェア・カーソルの出力は、ビデオ・ステー
ジ２６のカラー・パレット機能に供給される。

第１図で、システム・プロセッサ１０は高レベル・グラ
フィック副指令を信号プロセッサ１４に供給する。吠況
およびその他の情報は、信号プロセッサ１４からシステ
ム・プロセッサ１０に送られる。信号プロセッサ１４は
、システム・プロセッサ１０からの高レベル・グラフィ
ック副指令を一連の低レベル・グラフィック・コマンド
に分割し、これらのコマンドは次に入力バス１６を介し
て画素プロセッサ１８に送られる。入力バス１６は、ア
ドレス、データおよび制御情報を供給する。信号プロセ
ッサ１４がディスエーブルになっている場合、システム
・プロセッサ１０は低レベル・コマンドを転送し、入力
バス１６を介して画素プロセッサエ８からデータを直接
検索することができる。ビット・マツプ・メモリ２２に
対するアクセスは、画素プロセッサ１８によって制御さ
れる。

ビット・マツプ・メモリ２２に対するアクセスは、バス
２０を介して行なわれる。バス２０はアドレス・データ
および制御情報を供給する。

画素プロセッサの説明 画素プロセッサ１８のブロック・ダイヤグラムを第６図
に示す。低レベル・グラフィック・コマンドを実行する
際のビット・マツプ・メモリ２２の制御は、システム・
プロセッサ１０または信号プロセッサ１４から入力バス
１６を介して制御パラメータを画素プロセッサ制御論理
回路４４に書き込むことによってによって行なわれる。

これらのパラメータは、動的制御機構４５内で解読され
て、画素プロセッサ回路の他の部分に対する制御信号お
よびタイミング信号を生成する。それらの信号は線６０
を介して供給される。低レベル副指令用の終点アドレス
情報は、画素プロセッサ入力バス１６によって画素プロ
セッサ１８に伝えられ、終点論理回路４０に含まれる入
力待ち行列に記憶される。処理される副指令（ライン描
画またはビット・ブロック転送）に応じて、種々の動作
が実行される。ライン描画副指令が実行中の場合、終点
データを使って、アドレス・カウント論理回路５０のプ
レーゼンハム・ライン描画アルゴリズムを実イテする際
に使用されるパラメータが計算される。

ブロック転送動作の場合は、終点論理回路４０は、入力
データがアドレス・カウント論理回路５０に転送できる
ようになるまで、この入力データを待ち行列に入れてお
くだけである。終点パラメータおよびライン描画パラメ
ータの終点論理回路４０からアドレス・カウント論理回
路への伝達は、アドレス／パラメータ・バス４６を介し
て行なわれる。これらのパラメータがアドレス・カウン
ト論理回路５０にロードされると、終点論理回路４０は
次のグラフィック副指令用の新しい終点データを自由に
受は入れることができる。アドレス・カウント論理回路
５０は、本発明の一部分であり、これらのパラメータを
使って、実行中の副指令を完了するために必要なビット
・マツプ・アドレスを生成し、さらに、いくつかのパラ
メータを使ってタスクを順番に配列し、タスクが完了し
たことを判定する。

アドレス・カウント論理回路５０は１０ビ・ソト・フィ
ールドの座標を操作する。このフィールドの上位８ビツ
トはビット・マツプ・メモリ・アドレ□ス２０を形成す
る。ＸおよびＹ座標の下位２ビツトは、画素バス５６を
介してＲＡＭ制御論理５２に送られ、そこでビット・マ
ツプ制御信号に復号されて線２０上に供給される。これ
らのビットはまた、画素バス５６を介してデータ経路組
合せ論理回路５４に送られ、そこでそれらのビットを使
って、ビット・マツプ・メモリ２２に記憶されるデータ
、またはそこから検索されるデータが制御される。デー
タ経路組合せ論理回路５４は、システム・バスおよび表
示プロセッサ・バスとビット・マツプ・メモリ・データ
・バス２０の間のブリッジとして働く。システム・プロ
セッサ１０のデータは、組合せ論理回路５４を使って、
それらの間で転送し、またビット・マツプ・データと組
み合わせることができる。システム・プロセッサ１０と
の間で転送中のデータは、データ経路同期回路４２によ
って制御され、組合せバス４８を介して送られる。

次に、画素プロセッサ１８によって実行される２つの主
なグラフィック・タスクについてさらに詳細に説明する
。これら２つのタスクを第７Ａ図および第７Ｂ図に示す
。ビット・プロ・νり転送タスク（第７Ａ図）は、ビッ
ト・マツプ・メモリ２２のソース領域から矩形のデータ
・プロ・ツクをビット・マツプ・メモリ２２の宛先領域
に移動することから成る。このタスクは、画面上で情報
を「画面移動」するため、またはポツプ・アップ・メニ
ューを表示するために一般に使用される。ライン描画タ
スク（第７Ｂ図）は、ビット・マ・シブ・メモリ２２内
の２つの点を直線でつなぐことから成り、やはり一般に
使用される機能である。これらのタスクは共に、複数の
ソース・ビット・ブロック転送、パターン線、多角形描
画等のより高レベルのグラフィック動作の基礎である。

このため、これらの基本機能をできるだけ効果的に実行
することが重要である。

第７Ａ図では、データ・ブロックを位置１２８から位置
１３６に移動する。ソース位置１２８から宛先位置１３
６へのビット・ブロック転送を実行するためには、画素
プロセッサ１８内で以下の事象シーケンスを実行しなけ
ればならない。画素プロセッサ１８の制御論理回路４４
（第６図）に、ビット・ブロック転送動作を実行するた
めの制御パラメータがロードされると、Ｐｉ　（１３０
）およびＰ２　（１３８）に対する終点データならびに
高さパラメータ（１３４）と幅パラメータ（１３２）が
終点論理回路４０（第６図）にロードされる。ビット・
ブロック転送動作を実行す１際には、終点論理回路４０
は中間レベルの記憶域として働き、タスクが開始される
とき、パラメータをアドレス・カウント論理回路５０（
第６図）に送る。

Ｐ２（１３８）のＹアドレス値をロードすると、画素プ
ロセッサ１８はタスクの実行を開始するよう合図される
。この時点で、アドレス・カウント論理回路内のアドレ
ス・カウンタおよびパラメータ・カウンタはビット・ブ
ロック転送の幅ディメンシロンに沿ってビット・マツプ
・メモリ位置のアクセスを開始し、ソース・アドレスと
宛先アドレスに交互にアクセスする。幅ディメンション
に沿ったアクセス・ストリングが完了すると、次の線を
開始するため、アドレス・カウンタは自動的にカウント
され、再ロードされる。ビット・ブロック転送の下端に
達するまで、この処理が続く。アドレス・カウンタは１
０ビツトの画素アドレスを生成し、その上位８ビツトは
ビット・マツプ・メモリ・アドレス２０として使用され
、一方、低位２ビツト５６はＲＡＭ制御論理回路５２（
第６図）および組合せ論理回路５４内で画素復号ビット
として使用される。組合せ論理回路５４は、ソース位置
から読み込まれたデータを受は取り、それを位置合わせ
して、宛先位置に記憶するために送り出す。

第７Ｂ図はライン描画タスクを示したものである。ライ
ン描画コマンドを実行するには、線の終点Ｐｉ　（１５
０）およびＰ２（１５２）を終点論理回路４０（第６図
）にロードする。Ｐ２　（１５２）のＹアドレス値をロ
ードすると、画素プロセッサ１８は実行を開始するよう
合図される。この時点で、終点論理回路４０は、描こう
とする線に関連する種々のプレーゼンハム・パラメータ
の計算を開始する。この計算処理が終了すると、それら
のパラメータはアドレス・カウント論理回路５０に送ら
れる。このライン描画タスクを実行するとき、アドレス
・カウント論理回路５０は線の各画素に対する画素アド
レスの生成を開始する。アドレスの上位８ビツトは前と
同様にビット・マツプ・アドレス２０として働く。画素
アドレスの下位２ビツト５６は、ＲＡＭ制御論理回路５
２に送られ、そこで、それらのビットを使って、線をビ
ット・マツプに描き込むための適当な書込みイネーブル
信号が発生される。

第８Ａ図は、ビット・ブロック転送機能を示すソフトウ
ェア・フロー・ダイヤグラムである。画素プロセッサ１
８は、ステップ１６２で示すように、ビット・ブロック
転送終点を受は取るまで、遊休状態１６０にある。終点
をまだ受は取っていない場合、画素プロセッサ１８は遊
休状態１６０に留まり、終点を探索する。終点を受は取
ると、画素プロセッサ１８はステップ１６４に進み、内
部ループおよび外部ループの値を計算する。ステップ１
６６で、増分されるＸ画素アドレスから内部ループの増
分が開始する。ステップ１６８で、内部ループが完了し
たか否かについて判定が行なわれる。内部ループが完了
していない場合、プロセッサ１８はステップ１６６に戻
る。内部ループが完了している場合は、プロセッサ１８
はステップ１７０に進み、出力ループを増分し、Ｙ画素
を設定し、内部ループ・カウンタを再ロードする。ステ
ツー３フー ブ１７２で、外部ループが完了したか否かについて判定
が行なわれる。外部ループが完了していない場合、画素
プロセッサ１８はステップ１６６に戻る。完了している
場合は、画素プロセッサは遊休状態１６０に戻る。

第８Ｂ図はプレーゼンハム・ライン描画アルゴリズムの
フロー・チャートである。プレーゼンハム・アルゴリズ
ムは、１９８２年にアディソン・ウニズリ−出版社から
刊行されたジェームズ・Ｄ・フォレーおよびアンドリー
ズ・ヴアン・ダムの前掲書「対話式コンビ且−タ・グラ
フィックスの基礎」に開示され、４３３〜４３５ページ
に記載されている。プレーゼンハム・アルゴリズムをご
く簡単に説明すると、このアルゴリズムは、画素のアレ
イ中での直線の近似を表わすには、この画素アレイのど
の画素を照明すればよいかを判定するものである。基本
的には、このアルゴリズムは２つの終点間の傾きを使っ
て、どの画素を活動化するべきかを示すのに使用される
一組のパラメータを決定する。第８Ｂ図で、画素プロセ
ッサ１８は、当初、線の終点を受は取るまで、遊休状態
１７４と判断状態の１７６の間をループする。線の端点
を受は取ると、画素プロセッサ１８はステップ１７８に
進み、初期エラー項工１、Ｉ２、および線長を計算する
。画素プロセッサ１８は次にステップ１８０に進み、エ
ラー類が０よりも小さいかどうか判定する。小さくない
場合は、画素プロセッサ１８はステップ１８４に進み、
そこで、エラー類をＩ２に加え、Ｙ画素アドレスを増分
する。画素プロセッサ１８はステップ１８６に進み、Ｘ
画素を増分する。ステップ１８８で、全ての画素が処理
されたかどうか判定するため、判断が行なわれる。処理
されていない場合、画素プロセッサ１８はステップ１８
０に戻り、エラー類を調べる。

エラー類が０よりも小さい場合、画素プロセッサ１８は
ステップ１８２に進み、定数■１をエラー類に加える。

画素プロセッサ１８は次に、前と同様にステップ１８６
に進む。全ての画素が処理されたと判定されると（ステ
ップ１８８）、画素プロセッサ１８は遊休状態１７４に
戻る。描こうとする線の傾きとその方向によって、どの
アドレス・カウンタが条件付きでカウントされるかが決
まることを理解されたい。

２重目的のライン描画／ビット・ブロック転送回路のブ
ロック・ダイヤグラムを第９図に示す。

具体的にいうと、この回路は、ライン描画アルゴリズム
またはビット・ブロック転送アルゴリズムのいずれかの
一部分を具体化した２つのカウンタを含んでいる。第１
のカウンタは、レジスタ２２６に接続され、かつ減分回
路２２８に接続されたマルチプレクサ回路２２４を含ん
でいる。減分回路２２８は線２２９でゼロ比較回路２３
０とマルチプレクサ回路２２４に接続されている。ゼロ
比較回路２３０の出力は内部ループ・カウントとして制
御回路２２２に供給される。動作の際には、レジスタ２
２６はライン描画機能のライン長パラメータとビット・
ブロック転送機能の内部ループ・カウントを含む。減分
回路２２８はカウンタの動作中に線カウントまたは内部
ループ・カウントを減分する。カウント動作は、線６０
Ｂでレジスタ２２６に供給されるクロック・サイクルの
発生時に実行される。レジスタ２２６は、マルチプレク
サ２２４によって初期設定される。マルチプレクサ２２
４は線６０Ｄによって制御され、アドレス・バスｉＢを
介してレジスタ２２６にアドレスを供給し、または減分
回路２２８からの結果をレジスタ２２６にループする。

減分回路２２８の出力が０に達すると、ゼロ比較回路２
３０は制御回路２２２に信号を供給する。

マルチプレクサ２００、レジスタ２１４および回路２１
８から成る第２のカウンタが設けられている。回路２１
８は、ライン描画アルゴリズムを実行するときは加算器
として働き、ビット・ブロック転送アルゴリズムを実行
するときは減分回路として働く。回路２１８は線２１７
を介して出力をマルチプレクサ２００に供給し、かつゼ
ロ比較回路２２０に供給する。ビット・ブロック転送を
実行するとき、マルチプレクサ２００．２１０および２
１８は、回路２２４．２２６および２２８から成る第１
のカウンタがＯに達する度にカウントを減分する単純な
カウンタとして働く。このカウンタは、マルチプレクサ
２００に接続されたアドレス・バス４８Ａから初期設定
され、マルチプレクサ２００はこのアドレスをアドレス
・バス４６Ａを介してレジスタ２１４にロードする。レ
ジスタ２１４は線ＢＯＡを介してクロック信号を受は取
り、第２のカウンタを刻時する。ライン描画アルゴリズ
ムを実行するときは、プレーゼンハム・パラメータがレ
ジスタ２１０および２１２に入力される。プレーゼンハ
ム初期「エラー類」カマルチプレクサ回路２００によっ
てアドレス・バス４６からレジスタ２１４にロードされ
る。同様に、　　　゛線長がマルチプレクサ２２４によ
ってアドレス・バス４６Ｂからレジスタ２２６にロード
される。

アドレス・バス４６ＣはＸアドレス・カウンタ１２４お
よびＸアドレス・カウンタ１２６をロードする。Ｘアド
レス・カウンタ１２４およびＸアドレス・カウンタ１２
６は、実行すべき機能の開始ＸおよびＸアドレスを含む
。初期ロード処理が完了すると、制御回路２２２は、タ
スクが完了するまでレジスタ２１４．２２Ｂ、１２４．
１２６を刻時する。

第１０図は制御回路２２２の動作の流れ図である。通常
は、制御回路２２２は状態２４０または状態４２４にあ
り、タスクを開始する必要があるかどうか判定する。開
始すべきタスクがない場合、制御回路２２２はこのルー
プを続行する。線６０Ｄ（第９図）上で信号を受は取る
と、制御回路２２２はタスク２４２を離れてステップ２
４６に入り、どのアルゴリズム、すなわち、ビット・ブ
ロック転送とライン描画のどちらを実行すべきか判断を
行なう。この判断は、線６０Ｃ上の信号の結果として行
なわれる。ビット・ブロック転送を実行するときは、制
御回路２２２は、内部ループの終りがカウントされるま
で、判断ステップ２５０でステップ２４２での内部ルー
プ部分をカウントする。内部ループのカウントが終わる
と、制御回路２２２はステップ２５２に入って外部ルー
プをカウントする。判断ステップ２５４で、外部ループ
が完了したかどうか判定する。完了していない場合、制
御回路はステップ２４８で次の内部ループ・カウントを
再開する。内部ループと外部ループのカウントが完了す
ると、制御回路２２２は再び遊休状態２４０に入る。

ライン描画機能を実行する際は、ステップ２５６に入る
。ステップ２５６で、ビット・ブロック転送機能の場合
と同様に内部ループ・カウント（第８図のレジスタ２２
６中のカウント）を続ける。ただし、レジスタ２１４中
のカウントは、プレーゼンハム・アルゴリズムの結果と
して与えられる。ステップ２５８で、レジスタ２２６お
よび２１４のカウントがいつ完了したか判定する。完了
していない場合は、制御回路２２２はステップ２５６に
ループして戻る。機能が完了したとステップ２５８で判
定されると、制御回路２２２は再び遊休状態２４０に入
る。

制御装置は、第１カウンタおよび第２カウンタに接続さ
れ、線を描くタスクもしくはビット・ブロック転送を指
定するプロセッサからのアルゴリズム選択信号に応答し
、そしてビット・ブロック転送タスクを指定する選択信
号に応答して第１カウンタおよび第２カウンタを単一の
カウンタとして動作させる第１の構成をとるように制御
し、そして線を描くタスクを指定する選択信号に応答し
て、第１カウンタに第１初期値から第１所定値までカウ
ントさせ、そして第２カウンタに第１カウンタのカウン
トの発生時にパラメータ値を計算させそして第２初期値
から第２予定値まで条件時にカウントさせる第２の構成
をとるように制御する。

第１の構成では、第１カウンタが第１アドレス・レジス
タに接続され、第２カウンタが第２アドレス・レジスタ
に接続され、そして第２の構成では、第１カウンタが第
２アドレス・レジスタに接続され、第２カウンタが第１
アドレス・レジスタに接続される。このカウンタの構成
は、グラフィック表示システム・プロセッサにおける線
を描く機能およびビット・ブロック転送機能の速度を増
大する。

【図面の簡単な説明】

第１図は、プロセッサおよびモニタに接続された表示ア
ダプタ回路を示すブロック・ダイヤグラムである。 第２図は、ビット・マツプ・メモリ２２の構成を示すダ
イヤグラムである。 第３図は、画素プロセッサ１８からビット・マツプ・メ
モリ２２に供給されるタイミング制御信号を示すタイミ
ング・ダイヤグラムである。 第４図は、格子表示装置上の４×４画素マトリックスの
表示を示す、表示画面の一部分の説明図である。 第５図は、４×４画素マトリックスに対するアドレス規
則の説明図である。 第６図は、画素プロセッサ１８のブロック・ダイヤグラ
ムである。 第７Ａ図は、ビット・ブロック転送機能の説明図である
。 第７Ｂ図は、ライン描画機能の説明図である。 第８Ａ図は、ビット・ブロック転送機能タスクの流れ図
である。 第８Ｂ図は、ライン描画タスクの流れ図である。　　。 第９図は画素プロセッサ１８のメモリ・アドレス指定回
路のブロック・ダイヤグラムである。 第１０図は、ビット・ブロック転送動作またはライン描
画動作のいずれかを実行するための画素プロセッサ１８
の制御回路の動作を示す流れ図である。 １０・・・・システム・プロセッサ、１２Ａ・・・・命
令ＲＡＭ１１２Ｂ・・・・データＲＡＭ１１３・・・・
ＦＩＦＯバッファ、１４・・・・ディジタル信号プロセ
ッサ、１５・・・・命令ＲＯＭ、１８・・・・画素プロ
セッサ、２１・・・・ハードウェア・カーソル、２２・
・・・ビット・マツプ・メモリ、２６・・・・ビデオ・
ステージ、３０・・・・ＲＧＢモニタ、２００．２１６
．２２４・・・・２：１マルチプレクサ、２１４．２２
６・・・・レジスタ、２１８・・・・加算器／減分回路
２２８・・・・減分回路、２２０．２３０・・・・ゼロ
比較回路。 ４７一

Claims (2)

【特許請求の範囲】
1. （１）第１カウンタおよび第２カウンタと、第１信号に
   応答して上記第１カウンタおよび第２カウンタを単一の
   カウンタとして動作させ、第２信号に応答して、上記第
   １カウンタのカウント時に上記第２カウンタに値を計算
   させ該値に応答して条件的にカウントさせる手段とを備
   えたカウンタ装置。
2. （２）線を描くアルゴリズムおよびビット・ブロック転
   送アルゴリズムのいずれか一方を行ないアドレス回路を
   有するプロセッサを備えたグラフィック・表示システム
   において、 第１初期値から第１予定値までカウントする第１カウン
   タ手段と、 該第１カウンタ手段に接続され、上記プロセッサからの
   ビット・ブロック転送を表わす制御信号が印加され、上
   記第１カウンタが上記第１予定値にまでカウントしたこ
   とに応答して第２初期値から第２予定値までカウントし
   て上記ビット・ブロック転送のためのアドレスを発生す
   る第１動作を行ない、そして上記プロセッサからの線を
   描くことを表わす制御信号が印加され、上記第１カウン
   タ手段のカウントの発生時にパラメータ値をカウントし
   、上記第２初期値から上記第２予定値まで条件的にカウ
   ントして上記線を描くためのアドレスを発生する第２動
   作を行なう第２カウンタとを備えたことを特徴とする上
   記グラフィック表示システム。