JPS6319840A - 薄膜の形成方法 - Google Patents

薄膜の形成方法

Info

Publication number
JPS6319840A
JPS6319840A JP16361786A JP16361786A JPS6319840A JP S6319840 A JPS6319840 A JP S6319840A JP 16361786 A JP16361786 A JP 16361786A JP 16361786 A JP16361786 A JP 16361786A JP S6319840 A JPS6319840 A JP S6319840A
Authority
JP
Japan
Prior art keywords
film
thin film
forming
ion
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16361786A
Other languages
English (en)
Inventor
Takashi Nishida
西田 高
Yoshio Honma
喜夫 本間
Kenji Hinode
憲治 日野出
Shinichi Taji
新一 田地
Sukeyoshi Tsunekawa
恒川 助芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP16361786A priority Critical patent/JPS6319840A/ja
Publication of JPS6319840A publication Critical patent/JPS6319840A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細な配線構造を有する半導体装置をはじめ
とする各種電子回路装置に用いる薄膜の形成方法に係り
、特に急峻な段差構造上で信頼性が高く、かつ良好な膜
特性を有する薄膜の形成に好適な薄膜の形成方法に関す
る。
〔従来の技術〕
従来、加速粒子を用いたより平坦な薄膜形成法としては
、特開昭50−24079号に論じられているバイアス
スパッタ法が存在する。また加速粒子線そのものを用い
て薄膜形成を行なう手法としては。
1983年イオン工学国際会議会DB 1203頁−お
よび、1227頁−に論じられているイオン化クラスタ
線を用いた薄膜形成方法が存在する。
バイアススパッタ法では特開昭50−24079号にも
論じられているとおり、通常Arガスのグロー放電を用
いて、実効的に負電位に保たれた所謂ターゲットをAr
イオンで衝撃し、ターゲット構成原子をたたき出し、対
置させた基板上に薄膜を形成するとともに、基板側をも
実効的に負電位に保つておき、基板表面に堆積した膜表
面をArイオン衝撃によりスパッタし、このときスパッ
タ効率の角度依存性に依り、急峻な段差形状が、なだら
かな斜面に変換されるものである。この技術では。
Arイオンが基板表面に入射し、しかもスパッタを起こ
すに充分なエネルギを有していることが必要となる。こ
のために、Arガスが形成された薄膜中に浅く打込まれ
た状況となり、更にその上に膜が堆積されるためしこ、
膜中にAr原子を取り込んだ状態となる。これが原因と
なって、膜中の応力の増大を招き、絶縁膜の場合には熱
処理を行なったときにクラックを発生することもあり得
る6金属膜の場合には抵抗値の上昇や、熱処理を行なっ
た時に所謂ボイドを生成することがある。このボイドは
AQの場合には最大で直径3μmにも達し、微細配線形
成には大きな障害となる。
このバイアススパッタ法の応用的な方法としてプラズマ
CVDで膜形成する際に、基板側に13.56MH7,
の高周波を印加し、自己バイアスによって、形成される
膜表面をスパッタエツチングし、平面の平坦化を行なう
手法がある。しかしこの手法の場合も、例えばAQ−の
プラズマCvDの場合には、セミコンダクタワールド(
2)p58〜78 (1984)にも記載されているよ
うにバイアスをかけない状態でも炭素が混入し抵抗が上
昇してしまう。また絶縁物の場合でも、原料ガス中の気
体元素が混入し易く、応力の増大を招いたり、熱処理時
にクラックを生じたりし易くなる。
一方クラスタイオンビームを用いた薄膜形成で1は・通
常数百〜数千のクラスタを1価番こイオ′イヒし、数百
〜5 K e V程度に加速して膜形成を行なう。一般
にスパッタの効果は無視し得ないとされているが、公表
されている文献を見る限りでは、段差部に於いて被覆性
は改善されているものの、平坦個の効果は認められない
〔発明が解決しようとする問題点〕
以上述べてきたように、上記従来のイオンによるスパッ
タ効果を用いた平坦化技術では、膜構成元素以外の元素
の混入を避ける配慮がなされておらず、熱処理時のクラ
ックや、ボイドの発生といつた問題等があった。
本発明の目的は、従来技術で不可避的に混入していた。
バイアススパッタでのAr等のスパッタカス、プラズマ
CVD法での窒素、酸素、炭素。
水素等の原料ガスから反応により生成する気体元素原子
の混入を避けた、イオンによるスパッタ効果を用いた薄
膜の平坦化形成技術を提供し、侠い溝、細かい孔等を平
坦に埋め込み、かつ、良好な薄質の簿膜を形成する技術
を提供することにある。
〔問題点を解決するための手段〕
上記目的は、平坦化のためのスパッタエツチングを薄膜
構成元素のイオンもしくは高速中性粒子を用いて行なう
ことにより、達成される。特に、薄膜構成元素中の非気
体元素のイオンもしくは高速中性粒子を用いて平坦化の
ためのスパッタエツチングを行なうことにより非常に有
効に達成される。
〔作用〕
すなわち、膜形成時に、同時にもしくは交互に別に設け
たイオン源で生成した膜構成元素のイオンあるいはこれ
を中和した高速中性粒子を基板表面に照射し、これによ
り膜表面の平坦化の為のスパッタエツチングを行なうこ
とにより、所望しない不純物の混入等を避けることが可
能となる。
また膜形成そのものを該物質を主成分とするイオンもし
くはこれを主成分とする中和された高速中性粒子で行な
いながら、スパッタエツチングすることも可能である。
この際には、全く平らな部分でのスパッタ効率が1以下
で、かつ平坦化を起こすに充分な加速エネルギ値を選ぶ
必要があるこ勺 ・とはいうまでもない。
また、1つのイオン源で、加速エネルギを周期的に変化
させ、膜形成とスパッタエッチを交互に行なっても本発
明の目的は達せられる。
このような目的の為には粒子の加速エネルギは、有効な
スパッタ効率を確保する上では一般に30eV以上が必
要であり、半導体素子等への損傷を防ぐ意味では2ke
V以下が望ましく、実用上の観点からは50eV〜1k
eVの範囲が最も有効である。
〔実施例〕
以下、本発明の実施例を図を用いて説明する。
実施例ではいずれも第2図に概念図を示したようにイオ
ン源2101.引出し電極系2102 H偏向@極(質
量分離)系2103.加減速電極系2104、差動排気
系2105.イオンスパッタエッチ室2107から成る
イオンビームエツチング系(21,06はイオン源ガス
インレット)21とターゲット2201.高圧電源22
02.スパッタガスインレット2203.コンダクタン
スバルブ2204および排気系2205.サセプタ用高
調波電源2206.スパッタデボ室2207から成るス
パッタ蒸着系22およびターンテーブル式でかつ高周波
電圧を印加加能なサセプタから成る装置を用いて実験を
行なった。なお、2001は基板2003は基板加熱用
ヒータ20o4は処理室を示す。処理室の到達真空度は
、10−’torrである。
実施例1 第1図を用いて説明する。第1図aに示したように、能
動赤子(図示せず)を有する段差のあるSiウェーハ1
01−ヒに絶縁膜102を形成した後に該絶縁膜に公知
の方法で垂直な側面を有する接続孔103,103’ 
を設けた。その後にこの基板を第2図に示した装置内に
設置し、基板温度200℃に加熱した後、第1図すに示
したようにターゲット人力500Wでまず第2図のサセ
プタ2002を回転させながら1100nのAQ−4%
Si合金薄膜104をArガスを用いてスパッタ形成し
た。次いで、第1図Cに示すようにソースガスとしてA
 Q、 CQδを用い、AQ+イオン線105を加速電
圧500V、全電流7.8mA で基板に照射し、イオ
ンスパッタエッチ室2107の真空度を< I X 1
0−BTorrに保って、イオンスパッタエツチングを
行なうとともに、AQ−1%Si合金薄膜の形成を行な
った。先にも述べたように、サセプタを回転させている
ために、第3図に概略図を示したように301の領域で
はスパッタによるAQ−1%Si膜の形成、302の領
域では。
AQ+イオンによるスパッタエツチングが行なわれ個々
のSiウェハ303はサセプタの回転に伴い、交互に膜
形成と、膜のイオンスパッタによるエツチングがなされ
ることになる。イオンビームの照射領域302は約14
cmφである。このとき膜の実効的な形成速度はイオン
ビームスパッタを行なう。行なわないにかかわらず約2
50人/minであった。このようにして膜形成を行な
った結果が第1図dである。こうして形成した試料(A
)および、同一の装置で、イオンビームスパッタを行な
わなかった試料(B)および、サセプタに高周波電力を
印加していわゆるバイアススパッタを行ない膜形成した
試料(C)の1μm口で深さ1.2μmの孔の部分での
被覆性(最も薄い部分の膜厚の、下地の平らな部分上で
の膜厚との比率で評価)、比抵抗HA r含有率、熱処
理を行なった時のボイド、ヒロックスの密度を比較した
結果が表1である。
第1表 寧450℃30分の熱処理後の値 このように、試料(A)ではバイアススパッタ法の試料
(C)と同等以上の段差被覆性を示しがつ膜質は、通常
のスパッタ膜形成した試料(B)よりも優れたAQ膜質
を示した。
実施例2 実施例1と同様に1100nのA Q −S i合金薄
膜を形成した後に、本実施例では試料を、イオンエッチ
室に止めて加速電圧175V、全電流J1.7mAでA
Q+イオンを照射した。このとき平坦部でのAQ膜形成
速度は、約250人/minであった。
こうして膜F1.1μmのAQ薄膜を形成した試料は、
1μm口、1.2μm深さの孔に対する被覆率が40%
に低下したことを除くとその他の特性は、実施例1の試
料Aと同等であった。
実施例3 第2図に示した装置のスパッタ電源を高周波電源に、タ
ーゲットを石英に変えた。実施例1と同様にサセプタを
回転させながらターゲット人力1kW、Arガス圧5 
mtorrで1100nの5iOz膜を形成した後に、
モノシランをソースガスとして加速電圧750V、全イ
オン電流62mAでSi+イオンを照射しながら、スパ
ッタによる5iOz膜形成を行ないSjj&板上に基板
温度を100℃以下に保ちながら約2μmのSiO2膜
を形成した。この試料、イオン照射を行なわないで2μ
mの5iOz膜を形成した試料(B)、バイアススパッ
タ法で5iOz膜を2μmの厚さに形成した試料(C)
の熱処理時のクラック、A r含有量、弗酸系エツチン
グ液によるエツチング速度を比較した。結果は第2表に
示すとおりである1第2表 傘5℃/winで1000℃迄昇温させた時のクラック
発生の有無及びその温度 11本試料Bの速度を1とした時のエツチング速度比 また試料(A)、(B)、(C)と同時に厚さ1μmの
AQ配線段差を有する基板上に厚さ2.5μmのS j
Ox膜を形成した試料(A’ )、(B’ )。
(C′)の段差被覆性を検討したところ、試料(A’ 
L (C’ )は同等の被覆性を示していた。試料(B
′)では−見良好な被覆性を示していたが、弗酸系の液
につけたところ、AQ、配線段差部で異常にエツチング
速度の速い部分があり、この部分で膜質が劣化している
ことが認められた。試料(A)、(C’ )ではこのよ
うなことは無かった。
このように試料(A’ )、(A’ )から本発明の方
法により、段差兼被覆性に優れかつ良好な膜質を示すこ
とが判った。 以上実施例ではAQ系薄膜およびSiC
2に対して各々AQイオン、Siイオンを用いた例につ
いてのみ記載したが、本方法が原理的に他の金属薄膜や
、他の酸化膜、窒化膜に対して適用可能であることは明
らかである。
また膜形成の手法として、スパッタに限らず電子線加熱
蒸着法あるいはクラスタイオンビーム法等の他の手段を
用いても本発明の効果は失なわれることはない。
また基板として81半導体に限られる必然性は全く無く
、G a A s等の他の半導体基板、金属あるいは絶
縁物基板上でも全く同等の効果が得られる。
装置についても、本装置に準するものを用いる必要はな
く、1つの処理室で、膜形成と、イオンスパッタエツチ
ングを行なうもの、全く別個の装置を、真室に保だ九だ
搬送系で連結した装置でも同等の効果が得られる。
〔発明の効果〕
本発明によれば、平坦化のためのスパッタエツチング時
にArなどの作動ガスなどの膜中への混入を防ぐことが
可能となり、結果として、膜質の向上や、熱処理時のク
ラック、ボイド、ヒロックの発生を防止できるという効
果がある。
また平坦化という効果を離れても、llO質の改善に顕
著な効果があり磁性体薄膜、誘電体薄膜への形成にも適
用可能である。
【図面の簡単な説明】
第1図は、本開明の一実施例の工程を説明する縦1新面
版略図、第2図は本発明に用いた装置の構成を示す概略
図、第3図は本発明に用いた装置;¥のサセプタ上の構
成を示す概念図である。 101・・・Si基板、102・・・絶縁膜、103・
・・接続孔、104− A Q −S i膜、105−
A(+イオン、301・・・スパッタ膜形成領域、30
2・・・イオンエツチング領域、303・・・基板、3
04・・・サセプタ、305・・・イオンエツチング室
、306・・・ス1冒τ冒冒7′。3 102、絶仮嗅 103 ・A1イ↑ン 第 22 2101・イ不ンi気 2102・引出しを仔 2103偏向電待王 2104・力l175八走1針不合不 302・・イオンエツチンク”任す入 303−・クエハ 304・・・サセプタ

Claims (1)

  1. 【特許請求の範囲】 1、基板上に、薄膜を形成するに際し、膜形成工程と同
    時にもしくは交互に、膜構成元素を主成分とするイオン
    もしくは膜構成元素を主成分とする高速中性粒子を用い
    て物理的衝撃を用いた蝕刻工程を行なうことを特徴とす
    る薄膜の形成方法。 2、上記膜構成元素イオンもしくは膜構成元素高速中性
    粒子の加速エネルギが50eV〜1keVであることを
    特徴とする特許請求の範囲第1項記載の薄膜の形成方法
    。 3、上記膜構成元素イオンもしくは膜構成元素高速中性
    粒子が、構成元素中の非気体元素イオンもしくは非気体
    元素高速中性子粒子であることを特徴とする特許請求の
    範囲第1項もしくは第2項記載の薄膜の形成方法。
JP16361786A 1986-07-14 1986-07-14 薄膜の形成方法 Pending JPS6319840A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16361786A JPS6319840A (ja) 1986-07-14 1986-07-14 薄膜の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16361786A JPS6319840A (ja) 1986-07-14 1986-07-14 薄膜の形成方法

Publications (1)

Publication Number Publication Date
JPS6319840A true JPS6319840A (ja) 1988-01-27

Family

ID=15777331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16361786A Pending JPS6319840A (ja) 1986-07-14 1986-07-14 薄膜の形成方法

Country Status (1)

Country Link
JP (1) JPS6319840A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723367A (en) * 1993-11-16 1998-03-03 Kabushiki Kaisha Toshiba Wiring forming method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723367A (en) * 1993-11-16 1998-03-03 Kabushiki Kaisha Toshiba Wiring forming method

Similar Documents

Publication Publication Date Title
US5232871A (en) Method for forming a titanium nitride barrier layer
KR100672101B1 (ko) 개선된 피처 표면 커버리지를 향상시키는 구리 시드층을증착시키는 방법
KR0169270B1 (ko) 반도체장치의 제조방법
US5175126A (en) Process of making titanium nitride barrier layer
JPS61179872A (ja) マグネトロンエンハンスプラズマ補助式化学蒸着のための装置ならびに方法
JP2000174026A (ja) 半導体フィ―チャの低温銅リフロ―を改善する構造と方法
CN112376024B (zh) 一种氧化物薄膜的制备方法
JPH04120732A (ja) 固体素子及びその製造方法
JPS61170050A (ja) 低抵抗接点の形成方法
US6220204B1 (en) Film deposition method for forming copper film
JP3838397B2 (ja) 半導体製造方法
JP2757546B2 (ja) Feを含む物質のエッチング方法およびエッチング装置
JP3490483B2 (ja) Pzt薄膜の作製方法
KR20040015670A (ko) 탄탈륨 필름 침착방법
JPS6319840A (ja) 薄膜の形成方法
JPH01194325A (ja) ドライエッチング方法
JP4167749B2 (ja) スパッタリング方法及びスパッタリング装置
JP3243722B2 (ja) 薄膜の形成方法および半導体装置
JPH0355401B2 (ja)
JPS5987834A (ja) 薄膜形成方法
JPH0614522B2 (ja) 表面処理方法及び表面処理装置
JP2753023B2 (ja) 半導体装置の製造方法
JP2006237640A (ja) 半導体製造方法
JPS63124420A (ja) ドライエツチング方法
JP2531173B2 (ja) 半導体装置の製造方法