JPS63198370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63198370A JPS63198370A JP62031007A JP3100787A JPS63198370A JP S63198370 A JPS63198370 A JP S63198370A JP 62031007 A JP62031007 A JP 62031007A JP 3100787 A JP3100787 A JP 3100787A JP S63198370 A JPS63198370 A JP S63198370A
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- JP
- Japan
- Prior art keywords
- defective
- etching
- pellets
- glass plate
- covering photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＰＨＳ構造
を有するＧａＡｓＦＥＴの製造方法に関する。
を有するＧａＡｓＦＥＴの製造方法に関する。
高出力半導体素子では、消費電力が大きいため、半導体
素子の熱抵抗を下げることが、設計上不可欠である。Ｇ
ａ Ａ ｓ Ｆ Ｅ Ｔにおいては、ＧａＡｓの熱伝
導率がＳｉと比べ１／３と小さいので、熱抵抗を下げる
ためにＧ ａ Ａ ｓ基板の厚さを数十／１ｍまで薄く
してその裏面に数十μｍの金メッキ等をほどこしたＰ
ＨＳ （Ｐｌａｔｅｄ Ｈｅａｔ ５ｉｎｋ）構造が
採用されることが多い。従来、このＰＨ８構造のＧａＡ
ｓＦＥＴを製造する工程においては、ＧａＡｓを数十μ
ｍまで薄くする必要があるため、ＧａＡｓＦＥＴの表面
電極等の形成を行った後、ガラス板等に貼りつけてから
裏面側より研磨、エツチングによりＧａＡｓを薄化し、
Ｇ ａ ＡＳをエツチングにより素子分離し、ＰＨＳ用
のメッキを行っていた。第２図はカバーフォトレジスト
をマスクとしてエツチングした後の状態を示し、３はカ
ラス板、２はワックス等の貼付は剤、６は良品素子部分
、５は不良素子部分である。
素子の熱抵抗を下げることが、設計上不可欠である。Ｇ
ａ Ａ ｓ Ｆ Ｅ Ｔにおいては、ＧａＡｓの熱伝
導率がＳｉと比べ１／３と小さいので、熱抵抗を下げる
ためにＧ ａ Ａ ｓ基板の厚さを数十／１ｍまで薄く
してその裏面に数十μｍの金メッキ等をほどこしたＰ
ＨＳ （Ｐｌａｔｅｄ Ｈｅａｔ ５ｉｎｋ）構造が
採用されることが多い。従来、このＰＨ８構造のＧａＡ
ｓＦＥＴを製造する工程においては、ＧａＡｓを数十μ
ｍまで薄くする必要があるため、ＧａＡｓＦＥＴの表面
電極等の形成を行った後、ガラス板等に貼りつけてから
裏面側より研磨、エツチングによりＧａＡｓを薄化し、
Ｇ ａ ＡＳをエツチングにより素子分離し、ＰＨＳ用
のメッキを行っていた。第２図はカバーフォトレジスト
をマスクとしてエツチングした後の状態を示し、３はカ
ラス板、２はワックス等の貼付は剤、６は良品素子部分
、５は不良素子部分である。
」二連した様にＰＨ８構造ＧａＡｓＦＥＴの製造方法で
は、製造工程中に用いたガラス板等よりペレットを剥離
・洗浄する必要があるため、ペレットはばらばらになっ
てしまうので、ペレット選別工程においてペレットを全
数表面を上にして並べなければならない。しかしながら
、このペレットの中には第２図に示したように多数の不
良ペレットが混入しており、これを全数表面側を上にし
て並べてからペレット選別を行うことは多大の工数が必
要となる欠点がある。
は、製造工程中に用いたガラス板等よりペレットを剥離
・洗浄する必要があるため、ペレットはばらばらになっ
てしまうので、ペレット選別工程においてペレットを全
数表面を上にして並べなければならない。しかしながら
、このペレットの中には第２図に示したように多数の不
良ペレットが混入しており、これを全数表面側を上にし
て並べてからペレット選別を行うことは多大の工数が必
要となる欠点がある。
本発明の目的は、製造工程中に用いたガラス板等よりペ
レットを剥離・洗浄しペレットがばらばらになったとき
ペレットに不良品ペレットが混在することがなくペレッ
ト選別工程の工数を大幅に低減することができる半導体
装置の製造方法を提供することにある。
レットを剥離・洗浄しペレットがばらばらになったとき
ペレットに不良品ペレットが混在することがなくペレッ
ト選別工程の工数を大幅に低減することができる半導体
装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、裏面よりエツチング
して素子分離を行う工程を含むＰＨＳ構造を有する半導
体装置の製造方法において、エツチングにより素子分離
を行うに先立ち不良素子に相当する部分のカバーフォト
レジストを現像除去し、しかる後に素子分離のエツチン
グを行い、素子分離のエツチングと同時に不良素子もエ
ツチング除去することを特徴として構成される。
して素子分離を行う工程を含むＰＨＳ構造を有する半導
体装置の製造方法において、エツチングにより素子分離
を行うに先立ち不良素子に相当する部分のカバーフォト
レジストを現像除去し、しかる後に素子分離のエツチン
グを行い、素子分離のエツチングと同時に不良素子もエ
ツチング除去することを特徴として構成される。
次に、本発明の実施例について図面を参照して説明する
。第１図＜ａ）〜（ｅ）は本発明の一実施例を説明する
ために工程順に示した素子の断面図である。
。第１図＜ａ）〜（ｅ）は本発明の一実施例を説明する
ために工程順に示した素子の断面図である。
まず、第１図（ａ）に示すように、表面電極等の形成を
終了しなＧａＡｓ基板１をワックス等２を用いてガラス
板３に貼付けた後、研磨・エツチングにより数十μｍの
厚さまでＧａＡｓを薄くする。
終了しなＧａＡｓ基板１をワックス等２を用いてガラス
板３に貼付けた後、研磨・エツチングにより数十μｍの
厚さまでＧａＡｓを薄くする。
次に、第１図（ｂ）に示すように、素子分離のためのカ
バーレジスト４をパターニングする。
バーレジスト４をパターニングする。
次に、従来方法では、この後にエツチングにより素子分
離を行うが、本実施例では第１図（ｃ）に示すように、
まず、ガラス板を通して素子表面の外観をチェックし、
表面電極形成後全数特性チェックを行った際につけた不
良品マークのある素子や、外観不良の素子に相当する部
分のカバーフォトレジストにのみフォトマスク７を使っ
て露光することで、現像によって不良素子部分５のカバ
ーフォトレジストを除去し第１図（ｄ）の状態にするこ
とができる。
離を行うが、本実施例では第１図（ｃ）に示すように、
まず、ガラス板を通して素子表面の外観をチェックし、
表面電極形成後全数特性チェックを行った際につけた不
良品マークのある素子や、外観不良の素子に相当する部
分のカバーフォトレジストにのみフォトマスク７を使っ
て露光することで、現像によって不良素子部分５のカバ
ーフォトレジストを除去し第１図（ｄ）の状態にするこ
とができる。
次に、第１図（ｅ）に示すように、カバーフォトレジス
ト４をマスクとしてエツチングし素子分離を行うと、同
時に不良ペレットをエツチング除去することができる。
ト４をマスクとしてエツチングし素子分離を行うと、同
時に不良ペレットをエツチング除去することができる。
なお、上記実施例では、カバーフォトレジストにポジ形
のフォトレジストを用いたがネガ型のフォトレジストを
用いても同様に本発明を実施することができる。この場
合は不良部分のフォトレジストにのみ露光することで良
品部分のみにカバーレジストを残すことができる。
のフォトレジストを用いたがネガ型のフォトレジストを
用いても同様に本発明を実施することができる。この場
合は不良部分のフォトレジストにのみ露光することで良
品部分のみにカバーレジストを残すことができる。
以上説明したように本発明は、エツチングによる素子分
離工程で、不良素子部分のカバーフォトレジストを除去
することにより、不良素子をエツチング除去出来、ペレ
ット選別工程での工数を大幅に低減することが出来る効
果がある。
離工程で、不良素子部分のカバーフォトレジストを除去
することにより、不良素子をエツチング除去出来、ペレ
ット選別工程での工数を大幅に低減することが出来る効
果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した素子の断面図、第２図は従来の半導
体装置の製造方法でエツチング分離された素子の状態を
示す断面図である。 １・・・ＧａＡｓ基板、２・・・ワックス等貼付は剤、
３・・・ガラス板、４・・・カバーフォトレジスト、５
１．。 不良素子部分、６・・・良品素子部分、７・・・フォト
マスク、８・・・露光用光。
めに工程順に示した素子の断面図、第２図は従来の半導
体装置の製造方法でエツチング分離された素子の状態を
示す断面図である。 １・・・ＧａＡｓ基板、２・・・ワックス等貼付は剤、
３・・・ガラス板、４・・・カバーフォトレジスト、５
１．。 不良素子部分、６・・・良品素子部分、７・・・フォト
マスク、８・・・露光用光。
Claims (1)
- 裏面よりエッチングして素子分離を行う工程を含むＰＨ
Ｓ構造を有する半導体装置の製法方法において、エッチ
ングにより素子分離を行うに先立ち不良素子に相当する
部分のカバーフォトレジストを現像除去し、しかる後に
素子分離のエッチングを行い、素子分離のエッチングと
同時に不良素子もエッチング除去することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031007A JPS63198370A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031007A JPS63198370A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198370A true JPS63198370A (ja) | 1988-08-17 |
Family
ID=12319505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031007A Pending JPS63198370A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198370A (ja) |
-
1987
- 1987-02-13 JP JP62031007A patent/JPS63198370A/ja active Pending
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