JPS63194338A - 半導体デバイスの誘電体形成方法 - Google Patents
半導体デバイスの誘電体形成方法Info
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- JPS63194338A JPS63194338A JP63017534A JP1753488A JPS63194338A JP S63194338 A JPS63194338 A JP S63194338A JP 63017534 A JP63017534 A JP 63017534A JP 1753488 A JP1753488 A JP 1753488A JP S63194338 A JPS63194338 A JP S63194338A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［産業上の利用分野］
本発明は、導電性シリコン成長層上に誘電体層を形成す
る技法に関する。
る技法に関する。
［従来技術の説明〕
集積回路及び他の固体デバイスの製造において、成長さ
せたシリコン層の表面を酸化することがしばしば必要と
なる。例えば、リニア集積回路においてキャパシタを形
成する場合、基板上に導電度を向上させるドーパントが
ドープされたポリシリコンが成長され、キャパシタの第
−極板を形成する。続いてポリシリコン層の上部表面が
酸化されて二酸化シリコンよりなる誘電体層が形成され
、さらに二酸化シリコン層上にドープされたポリシリコ
ンが成長されてキャパシタの第二極板が形成される。他
の例で、良（知られているのは、ダイナミック・ランダ
ム・アクセス伊メモリ集積回路の基板を覆うように形成
される情報ストレージキャパシタである。また他の例で
は、成長させたポリシリコンの表面上に薄い誘電体層を
形成して、電気的に消去可能なプログラマブル・リード
・オンリ・メモリ（ＥＦＰＲＯＭ）の“フローティング
・ゲート”としている。酸化したポリシリコンを、絶縁
ゲート電界効果トランジスタのゲート誘電体層として用
いることも公知のことであり、その他の応用例もさらに
可能である。上述の、及び他の応用例では、可能な限り
質の良い誘導体を１）ることか望まれる。すなわち、単
位誘電体厚あたりの絶縁破壊が可能な限り高いものが望
まれる。
せたシリコン層の表面を酸化することがしばしば必要と
なる。例えば、リニア集積回路においてキャパシタを形
成する場合、基板上に導電度を向上させるドーパントが
ドープされたポリシリコンが成長され、キャパシタの第
−極板を形成する。続いてポリシリコン層の上部表面が
酸化されて二酸化シリコンよりなる誘電体層が形成され
、さらに二酸化シリコン層上にドープされたポリシリコ
ンが成長されてキャパシタの第二極板が形成される。他
の例で、良（知られているのは、ダイナミック・ランダ
ム・アクセス伊メモリ集積回路の基板を覆うように形成
される情報ストレージキャパシタである。また他の例で
は、成長させたポリシリコンの表面上に薄い誘電体層を
形成して、電気的に消去可能なプログラマブル・リード
・オンリ・メモリ（ＥＦＰＲＯＭ）の“フローティング
・ゲート”としている。酸化したポリシリコンを、絶縁
ゲート電界効果トランジスタのゲート誘電体層として用
いることも公知のことであり、その他の応用例もさらに
可能である。上述の、及び他の応用例では、可能な限り
質の良い誘導体を１）ることか望まれる。すなわち、単
位誘電体厚あたりの絶縁破壊が可能な限り高いものが望
まれる。
（発明の概要）
本明細書には、当該層上に誘電体層（ｄｉｃｌｃｃｔｉ
ｃ １ａｙｅｒ）を有する、導電性シリコン成長層（ｄ
ｃｐ。
ｃ １ａｙｅｒ）を有する、導電性シリコン成長層（ｄ
ｃｐ。
５ｉｔｅｄ ｃｏｎｃｌｕｃｔｉｖｅ ５ｉｌｉｃｏｎ
１ａｙｅｒ）の形成のための新たな技法が示されてい
る。シリコン成長層のはじめの部分はドーパントを含ま
ずに成長し、シリコン層の続く部分はドーパントを含ん
で成長する。続いてシリコン層の表面上に誘電体層が形
成される。ドーパントはリンが代表的なものであり、誘
電体層は二酸化シリコンが代表的なものである。
１ａｙｅｒ）の形成のための新たな技法が示されてい
る。シリコン成長層のはじめの部分はドーパントを含ま
ずに成長し、シリコン層の続く部分はドーパントを含ん
で成長する。続いてシリコン層の表面上に誘電体層が形
成される。ドーパントはリンが代表的なものであり、誘
電体層は二酸化シリコンが代表的なものである。
（実施例の説明）
以下、本発明に係る、層の表面上に誘電伝体層を有する
導電性シリコン成長層の形成技法を説明する。この技法
は、質の良い誘電体層がはじめの部分がドーパントを含
まず、それに続く部分がドーパントを含むシリコン成長
層の表面上に形成される、という事実の発見に基づいて
いる。以下に詳細に述べるように、誘電体層の質の改善
は、シリコン成長層の滑らかさの改善によるものである
。
導電性シリコン成長層の形成技法を説明する。この技法
は、質の良い誘電体層がはじめの部分がドーパントを含
まず、それに続く部分がドーパントを含むシリコン成長
層の表面上に形成される、という事実の発見に基づいて
いる。以下に詳細に述べるように、誘電体層の質の改善
は、シリコン成長層の滑らかさの改善によるものである
。
第１図に示されているように、まず、従来の技法により
、領域１０の表面上に、ドーパントを含まないシリコン
層１１を成長させる。Ｂｆｉ域ｌＯは例えば、半導体基
板、若しくは当該基板上に既に形成された層である。代
表的な場合では、領域ＩＯは、シリコン基板を覆う（例
えば二酸化シリコンのような）誘電体層である。成長し
たシリコン層ｉｔはアモルファスであることが望ましい
が、あるいは比較的小さな結晶粒径を持つポリシリコン
を成長させてもよい。成長はどの様な技法によるもので
もよいが、一つの適した技法は低圧気ｔｎ成長法（ＬＰ
ＧＶＤ）である。ドーパントを含まないシリコン層の層
厚は一般的に５から５０ナノメーター（５０から５００
オングストローム）であるが、１０から３０ナノメータ
ー（１００から３００オングストローム）の範囲である
ことが望ましい。
、領域１０の表面上に、ドーパントを含まないシリコン
層１１を成長させる。Ｂｆｉ域ｌＯは例えば、半導体基
板、若しくは当該基板上に既に形成された層である。代
表的な場合では、領域ＩＯは、シリコン基板を覆う（例
えば二酸化シリコンのような）誘電体層である。成長し
たシリコン層ｉｔはアモルファスであることが望ましい
が、あるいは比較的小さな結晶粒径を持つポリシリコン
を成長させてもよい。成長はどの様な技法によるもので
もよいが、一つの適した技法は低圧気ｔｎ成長法（ＬＰ
ＧＶＤ）である。ドーパントを含まないシリコン層の層
厚は一般的に５から５０ナノメーター（５０から５００
オングストローム）であるが、１０から３０ナノメータ
ー（１００から３００オングストローム）の範囲である
ことが望ましい。
第２図に示されているように、ドーパントを含まないシ
リコン層の成長に引き続いて、ドーパントを含まないシ
リコン層１１の成長に用いたものと同一の技法により、
ドーパントを含むシリコン層２１を成長させる。ドーパ
ントは、シリコン層２１の成長過程において添加される
。このことは、ＬＰＧＶＤ技法を用いて、必要なドーパ
ントを含Ｈするキャリア・ガスを成長がなされているチ
ャンバー内に流すことにより、達成される。ドーパント
を含むシリコン層の層厚は必要な値にすればよく、−１
にドーパントを含まないシリコン層よりも厚い。リンが
、ドーパントを含むシリコン成長層に対して最も頻繁に
用いられるドーパントであり、一般にシリコン成長層に
１から３重量パーセント、より望ましくは１．９から２
．３ｆＩｆＱパーセント、含有される。
リコン層の成長に引き続いて、ドーパントを含まないシ
リコン層１１の成長に用いたものと同一の技法により、
ドーパントを含むシリコン層２１を成長させる。ドーパ
ントは、シリコン層２１の成長過程において添加される
。このことは、ＬＰＧＶＤ技法を用いて、必要なドーパ
ントを含Ｈするキャリア・ガスを成長がなされているチ
ャンバー内に流すことにより、達成される。ドーパント
を含むシリコン層の層厚は必要な値にすればよく、−１
にドーパントを含まないシリコン層よりも厚い。リンが
、ドーパントを含むシリコン成長層に対して最も頻繁に
用いられるドーパントであり、一般にシリコン成長層に
１から３重量パーセント、より望ましくは１．９から２
．３ｆＩｆＱパーセント、含有される。
第３図に示されているように、誘電体層３１が、シリコ
ン成長の露出した（すなわち、上部の）表面に形成され
る。誘電体層は、一般に、 ５から１００ナノメーター
（５０から１０００オングストローム）の範囲の層厚を
有し、最も良く用いられる層厚は、ＩＯから５０ナノメ
ーター（１００から５００オングストローム）である。
ン成長の露出した（すなわち、上部の）表面に形成され
る。誘電体層は、一般に、 ５から１００ナノメーター
（５０から１０００オングストローム）の範囲の層厚を
有し、最も良く用いられる層厚は、ＩＯから５０ナノメ
ーター（１００から５００オングストローム）である。
これは、一般に、シリコン成長層の表面層を反応性雰囲
気中で加熱して誘電体層に変換することによって形成さ
れる。例えば、表面上に二酸化シリコンを形成するには
、シリコン層を、乾燥したもしくは水蒸気を含む、酸素
雰囲気中で加熱する。シリコンを酸化するために酸素を
含むプラズマ雰囲気を用いることも知られており、この
場合には、酸化のｈめの必要な温度が低減される。同様
に、窒素雰囲気も窒化物を形成するのに用いられる。さ
らに、成長プロセスも、誘電体層の形成に際して用いら
れる。誘電体形成プロセスの際の高温は、一般に、第３
図に示すような構造において、ドーパントがシリコン成
長層の上部（ドーパントを含む部分）から下部（ドーパ
ントを含まない部分）へ拡散するのに充分である。
気中で加熱して誘電体層に変換することによって形成さ
れる。例えば、表面上に二酸化シリコンを形成するには
、シリコン層を、乾燥したもしくは水蒸気を含む、酸素
雰囲気中で加熱する。シリコンを酸化するために酸素を
含むプラズマ雰囲気を用いることも知られており、この
場合には、酸化のｈめの必要な温度が低減される。同様
に、窒素雰囲気も窒化物を形成するのに用いられる。さ
らに、成長プロセスも、誘電体層の形成に際して用いら
れる。誘電体形成プロセスの際の高温は、一般に、第３
図に示すような構造において、ドーパントがシリコン成
長層の上部（ドーパントを含む部分）から下部（ドーパ
ントを含まない部分）へ拡散するのに充分である。
そのために、この拡散によってシリコン成長層全体にわ
たる本質的に一様なドーピングが形成され、それゆえ一
様な導電度が得られる。また、アモルファスシリコンを
成長させた場合にも、一般に誘電体形成の際の加熱がア
モルファスシリコンをポリシリコンに変換するのに充分
である。このことによりドーパントがシリコンの導電度
を増加させ、例えば、キャパシタの極板として用いられ
るようになる。
たる本質的に一様なドーピングが形成され、それゆえ一
様な導電度が得られる。また、アモルファスシリコンを
成長させた場合にも、一般に誘電体形成の際の加熱がア
モルファスシリコンをポリシリコンに変換するのに充分
である。このことによりドーパントがシリコンの導電度
を増加させ、例えば、キャパシタの極板として用いられ
るようになる。
以下、本発明に係る技法の実施例をより具体的に説明す
る。
る。
［具体例コ
ニ酸化シリコン上に、ドーパントを含まないシリコン層
を約２０ナノメーター（２００オングストローム）厚に
成長させる。この成長は、炉の中でシラン（Ｓ ｔ Ｈ
４）をＩＴｏｒｒの圧力で流すことにより実現される。
を約２０ナノメーター（２００オングストローム）厚に
成長させる。この成長は、炉の中でシラン（Ｓ ｔ Ｈ
４）をＩＴｏｒｒの圧力で流すことにより実現される。
５７０℃という成長温度は充分に低く、アモルファスシ
リコンが成長する。７９０ナノメーター（７９（ｔｏオ
ングストローム）厚のドーパントを含むシリコン層を、
炉中にシランを流した状態でＰ Ｈｓを新たに導入する
ことにより、リンがシリコン中に拡散して共に成長する
、という性質を利用して、第一層上に成長させる。 Ｐ
Ｈ３のＳ ｉＨ４に対する分圧比０．００７２で、２重
量パーセントのリンを含むシリコンか形成される。シリ
コン層の表面は酸素雰囲気中で９５０℃で１０分間加熱
することにより酸化され、５０ナノメーター（５００オ
ングストローム）の二酸化シリコン層を形成する。この
加熱は、リンがシリコン成長層のドーパントを含まない
部分にまで拡散していくのに充分である。さらに重要な
のは、この加熱によりアモルファスシリコンが結晶化し
てポリシリコンとなり、リン原子がシリコン結晶粒に取
り込まれて、シリコン成長層の導電度が増加する、とい
うことである。シリコン層の層厚は、加熱後、アモルフ
ァスとして成長させた場合の８１０ナノメーター（８１
００オングストローム）から６５０ナノメーター（８５
００オングストローム）へと減少する。
リコンが成長する。７９０ナノメーター（７９（ｔｏオ
ングストローム）厚のドーパントを含むシリコン層を、
炉中にシランを流した状態でＰ Ｈｓを新たに導入する
ことにより、リンがシリコン中に拡散して共に成長する
、という性質を利用して、第一層上に成長させる。 Ｐ
Ｈ３のＳ ｉＨ４に対する分圧比０．００７２で、２重
量パーセントのリンを含むシリコンか形成される。シリ
コン層の表面は酸素雰囲気中で９５０℃で１０分間加熱
することにより酸化され、５０ナノメーター（５００オ
ングストローム）の二酸化シリコン層を形成する。この
加熱は、リンがシリコン成長層のドーパントを含まない
部分にまで拡散していくのに充分である。さらに重要な
のは、この加熱によりアモルファスシリコンが結晶化し
てポリシリコンとなり、リン原子がシリコン結晶粒に取
り込まれて、シリコン成長層の導電度が増加する、とい
うことである。シリコン層の層厚は、加熱後、アモルフ
ァスとして成長させた場合の８１０ナノメーター（８１
００オングストローム）から６５０ナノメーター（８５
００オングストローム）へと減少する。
形成された二酸化シリコン層の質を決定するために、ド
ーパントを含むポリシリコン層を二酸化シリコン層上に
成長させ、当該ポリシリコン層を第二極板、二酸化シリ
コン層を誘電体層、及びその下にあるシリコン層を第一
極板とするキャパシタを作成する。いくつかの試料につ
いての誘電体層の絶縁破壊電圧は、およそ９ Ｍ Ｖ
／ ｃ ｍと測定された。対照群として、シリコン層か
初期の段階でドーパントを含まない部分を有せず、ドー
パントであるリンをシリコン層成長プロセスの間、常に
導入し続けたものについて、同様にキャパシタを作成し
、その誘電体層の絶縁破壊電圧をいくつかの試料につい
て測定したところ約６ＭＶ／ｃｍであった。第２の比較
においては、成長させたアモルファスシリコン層に対し
て、当該シリコン層の表面をＰ Ｂ ｒ ｓと反応させ
てガラス状のドーパント源を形成することにより、リン
をドープする。
ーパントを含むポリシリコン層を二酸化シリコン層上に
成長させ、当該ポリシリコン層を第二極板、二酸化シリ
コン層を誘電体層、及びその下にあるシリコン層を第一
極板とするキャパシタを作成する。いくつかの試料につ
いての誘電体層の絶縁破壊電圧は、およそ９ Ｍ Ｖ
／ ｃ ｍと測定された。対照群として、シリコン層か
初期の段階でドーパントを含まない部分を有せず、ドー
パントであるリンをシリコン層成長プロセスの間、常に
導入し続けたものについて、同様にキャパシタを作成し
、その誘電体層の絶縁破壊電圧をいくつかの試料につい
て測定したところ約６ＭＶ／ｃｍであった。第２の比較
においては、成長させたアモルファスシリコン層に対し
て、当該シリコン層の表面をＰ Ｂ ｒ ｓと反応させ
てガラス状のドーパント源を形成することにより、リン
をドープする。
加熱段階により、リンが下にあるシリコン層に拡散し、
ガラス層は除去される。その後、上述したように、酸素
雰囲気中で加熱することにより、二酸化シリコンよりな
る誘電体層が形成される。この方法で形成した誘電体層
を流れる洩れ電流は、本発明に係る技法によって、シリ
コン成長層上に形成した誘電体層に対するものよりも非
常に大きいことが見い出された。さらに、ガラス状のド
ーパント源を用いてドープした試料の絶縁破壊電圧は６
Ｍ Ｖ ／ ｃ ｍはどでしかなかった。
ガラス層は除去される。その後、上述したように、酸素
雰囲気中で加熱することにより、二酸化シリコンよりな
る誘電体層が形成される。この方法で形成した誘電体層
を流れる洩れ電流は、本発明に係る技法によって、シリ
コン成長層上に形成した誘電体層に対するものよりも非
常に大きいことが見い出された。さらに、ガラス状のド
ーパント源を用いてドープした試料の絶縁破壊電圧は６
Ｍ Ｖ ／ ｃ ｍはどでしかなかった。
（発明の効果）
本発明に係る技法を用いて作成した誘電体層の質の上述
したような改善は、誘電体層の形成に先立って成長させ
たシリコン層の表面の滑らかさの改善によるものと思わ
れる。ここで、表面上に成長させたアモルファスシリコ
ンにドーパント（例えばリン）が導入されると、当該ド
ーパントが結晶シリコン領域の核生成（ｎｕｃｌｅａｔ
ｉｏｎ）を促進すると思われる。これらの結晶領域はシ
リコン成長層の表面に凹凸を形成し、表面を荒らしてし
まう。
したような改善は、誘電体層の形成に先立って成長させ
たシリコン層の表面の滑らかさの改善によるものと思わ
れる。ここで、表面上に成長させたアモルファスシリコ
ンにドーパント（例えばリン）が導入されると、当該ド
ーパントが結晶シリコン領域の核生成（ｎｕｃｌｅａｔ
ｉｏｎ）を促進すると思われる。これらの結晶領域はシ
リコン成長層の表面に凹凸を形成し、表面を荒らしてし
まう。
誘電体層が形成されると（二酸化シリコンを成長させる
と）、この凹凸は誘電体層の層厚を局所的に変化させて
いることになる。それゆえ、ある平均層厚に対して、あ
る場所での誘電体層厚は薄くなる。さらに、凹凸の存在
によって、誘電体層内のある部分での電場勾配はより大
きくなる。そのため、本発明にかかる技法によるシリコ
ン成長層上に形成した誘電体に比べ、絶縁破壊電圧は小
さくなる傾向を示し、洩れ電流は大きくなる傾向を示す
。すなわち、ドーパントを含まないシリコン層の成長が
結晶領域の核生成を抑制する。それゆえ、本発明にかか
る技法は、表面上に成長させたシリコンの核生成を促進
する傾向のある全てのドーパントに対して有効である。
と）、この凹凸は誘電体層の層厚を局所的に変化させて
いることになる。それゆえ、ある平均層厚に対して、あ
る場所での誘電体層厚は薄くなる。さらに、凹凸の存在
によって、誘電体層内のある部分での電場勾配はより大
きくなる。そのため、本発明にかかる技法によるシリコ
ン成長層上に形成した誘電体に比べ、絶縁破壊電圧は小
さくなる傾向を示し、洩れ電流は大きくなる傾向を示す
。すなわち、ドーパントを含まないシリコン層の成長が
結晶領域の核生成を抑制する。それゆえ、本発明にかか
る技法は、表面上に成長させたシリコンの核生成を促進
する傾向のある全てのドーパントに対して有効である。
上述した例では、誘電体層はシリコン成長層のシリコン
をｌ’ｌ用して形成したものであるが、成長させたシリ
コン層上に新たに誘電体層を積層成長させる場合につい
ても、本発明にかかる表面の改苦は有効である。さらに
、誘電体材料の形成に引き続いて、付加的な誘電体材料
が形成される。例えば、シリコン窒化物が二酸化シリコ
ン上に成長もしくは積層成長されて、キャパシタの二重
誘電体層となる。さらに、他の材料の組み合わせも可能
である。最後に、シリコン成長層はアモルファス状態で
あることが望ましいが、本発明に係る、初期の段階にお
けるドーパントを含まないシリコン層の成長は、比較的
小さな（例えば直径１ナノメーター以下の）結晶粒径を
有するポリシリコンを成長させた場合においても有効で
ある。
をｌ’ｌ用して形成したものであるが、成長させたシリ
コン層上に新たに誘電体層を積層成長させる場合につい
ても、本発明にかかる表面の改苦は有効である。さらに
、誘電体材料の形成に引き続いて、付加的な誘電体材料
が形成される。例えば、シリコン窒化物が二酸化シリコ
ン上に成長もしくは積層成長されて、キャパシタの二重
誘電体層となる。さらに、他の材料の組み合わせも可能
である。最後に、シリコン成長層はアモルファス状態で
あることが望ましいが、本発明に係る、初期の段階にお
けるドーパントを含まないシリコン層の成長は、比較的
小さな（例えば直径１ナノメーター以下の）結晶粒径を
有するポリシリコンを成長させた場合においても有効で
ある。
第１図は、シリコン層のドープしていない部分の形成を
示す図、 第２図は、シリコン層のドーパントを含む部分の形成を
示す図、及び 第３図は、シリコン層上に形成された誘電体層を示す図
である。 １０：領域 １１ニド−パントを含まないシリコン層２１ニドーバン
トを含むシリコン層 ３１：誘電体層 出 願 人：アメリカン テレフォン アンドＦＩＧ、
Ｉ ＦＩｏ、２ ＦＩｏ、３
示す図、 第２図は、シリコン層のドーパントを含む部分の形成を
示す図、及び 第３図は、シリコン層上に形成された誘電体層を示す図
である。 １０：領域 １１ニド−パントを含まないシリコン層２１ニドーバン
トを含むシリコン層 ３１：誘電体層 出 願 人：アメリカン テレフォン アンドＦＩＧ、
Ｉ ＦＩｏ、２ ＦＩｏ、３
Claims (19)
- （１）半導体デバイスの誘電体形成方法において、 ある表面上に、伝導度を増加させるためのドーパントを
含まないシリコン第一層を成長させる段階； 前記第一層上に、伝導度を増加させるためのドーパント
を含むシリコン第二層を成長させる段階；及び 前記シリコン第二層の露出した表面上に誘電体層を形成
する段階； とからなることを特徴とする半導体デバイスの誘電体形
成方法。 - （２）前記ドーパントがリンであることを特徴とする特
許請求の範囲第１項に記載の半導体デバイスの誘電体形
成方法。 - （３）前記誘電体層が二酸化シリコンであることを特徴
とする特許請求の範囲第１項に記載の半導体デバイスの
誘電体形成方法。 - （４）前記二酸化シリコンが、前記シリコン第二層の露
出した表面を酸化することによって形成されることを特
徴とする特許請求の範囲第３項に記載の半導体デバイス
の誘電体形成方法。 - （５）前記酸化が、前記シリコンを酸素を含む雰囲気中
で加熱することにより実現されることを特徴とする特許
請求の範囲第４項に記載の半導体デバイスの誘電体形成
方法。 - （６）前記加熱が、前記ドーパントを前記第二層から前
記第一層に拡散させるのに十分な時間と温度でなされる
ことを特徴とする特許請求の範囲第５項に記載の半導体
デバイスの誘電体形成方法。 - （７）前記雰囲気が、乾燥したものであることを特徴と
する特許請求の範囲第５項に記載の半導体デバイスの誘
電体形成方法。 - （８）前記雰囲気が、水蒸気を含むものであることを特
徴とする特許請求の範囲第５項に記載の半導体デバイス
の誘電体形成方法。 - （９）前記雰囲気が、プラズマ状態であることを特徴と
する特許請求の範囲第５項に記載の半導体デバイスの誘
電体形成方法。 - （１０）前記シリコンを、アモルファス状態で成長させ
ることを特徴とする特許請求の範囲第１項に記載の半導
体デバイスの誘電体形成方法。 - （１１）前記誘電体層の形成が、アモルファスシリコン
からポリシリコンへの変換を生ぜしめることを特徴とす
る特許請求の範囲第１０項に記載の半導体デバイスの誘
電体形成方法。 - （１２）前記シリコン第一層がその上に成長する表面が
、誘電体の表面であることを特徴とする特許請求の範囲
第１項に記載の半導体デバイスの誘電体形成方法。 - （１３）前記シリコン第一層がその表面上に成長した誘
電体が、二酸化シリコンであることを特徴とする特許請
求の範囲第１２項に記載の半導体デバイスの誘電体形成
方法。 - （１４）前記誘電体層上に導体層が成長する段階を有す
ることを特徴とする特許請求の範囲第１項に記載の半導
体デバイスの誘電体形成方法。 - （１５）前記誘電体層が、少なくとも二つの誘電体材料
からなることを特徴とする特許請求の範囲第１項に記載
の半導体デバイスの誘電体形成方法。 - （１６）前記誘電体材料が、二酸化シリコンとシリコン
窒化物とを含むことを特徴とする特許請求の範囲第１５
項に記載の半導体デバイスの誘電体形成方法。 - （１７）前記誘電体層が、少なくとも５ナノメーターの
層厚を有することを特徴とする特許請求の範囲第１項に
記載の半導体デバイスの誘電体形成方法。 - （１８）前記誘電体層が、少なくとも１００ナノメータ
ー以下の層厚を有することを特徴とする特許請求の範囲
第１項に記載の半導体デバイスの誘電体形成方法。 - （１９）前記誘電体層が、少なくとも１０から５０ナノ
メーターの範囲の層厚を有することを特徴とする特許請
求の範囲第１項に記載の半導体デバイスの誘電体形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US880287A | 1987-01-30 | 1987-01-30 | |
| US008802 | 1987-01-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194338A true JPS63194338A (ja) | 1988-08-11 |
Family
ID=21733765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017534A Pending JPS63194338A (ja) | 1987-01-30 | 1988-01-29 | 半導体デバイスの誘電体形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0281233A1 (ja) |
| JP (1) | JPS63194338A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5623243A (en) * | 1990-03-20 | 1997-04-22 | Nec Corporation | Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain |
| JPH0799771B2 (ja) * | 1992-06-26 | 1995-10-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 皮膜中の応力を制御する方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2131407B (en) * | 1982-11-12 | 1987-02-04 | Rca Corp | Method of formation of silicon dioxide layer |
-
1988
- 1988-01-22 EP EP88300543A patent/EP0281233A1/en not_active Withdrawn
- 1988-01-29 JP JP63017534A patent/JPS63194338A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| ELECTROCHEMICAL SOCIETY MEETING=1985 * |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0281233A1 (en) | 1988-09-07 |
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