JPS63188892A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63188892A JPS63188892A JP62020704A JP2070487A JPS63188892A JP S63188892 A JPS63188892 A JP S63188892A JP 62020704 A JP62020704 A JP 62020704A JP 2070487 A JP2070487 A JP 2070487A JP S63188892 A JPS63188892 A JP S63188892A
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- Japan
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- column
- block
- decoder
- memory cell
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000003491 array Methods 0.000 claims abstract description 4
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置の低消費電力化、高集積化に
関するものである。
関するものである。
最近、半導体記憶装置の高集積化に伴い、低消費電力化
に対する要求が高まっている。ダイナミック型ＭＯ３−
ＲＡＭの場合、その総消費電流のうち、ビット線の充放
電電流の締める割合が大きいことから、メモリセルアレ
イをブロックに分割し、あるアクティブサイクル中には
入力アドレスに対応するブロックのみビット線を活性化
（ビット線への信号電荷読出し、ビット線電位のセンス
、増幅）し、他のブロックは休止状態（ビット線はプリ
チャージが保たれている状！ｌＥ、）にすることにより
、低消費電力化を図ることが行なわれている。
に対する要求が高まっている。ダイナミック型ＭＯ３−
ＲＡＭの場合、その総消費電流のうち、ビット線の充放
電電流の締める割合が大きいことから、メモリセルアレ
イをブロックに分割し、あるアクティブサイクル中には
入力アドレスに対応するブロックのみビット線を活性化
（ビット線への信号電荷読出し、ビット線電位のセンス
、増幅）し、他のブロックは休止状態（ビット線はプリ
チャージが保たれている状！ｌＥ、）にすることにより
、低消費電力化を図ることが行なわれている。
ところが、このようにメモリセルアレイの分割数が増す
につれ、コラム選択系、データＩ１０系が分割ブロック
数の増加につれて増大し、これらの締める面積の増大が
高集積化を妨げる要因となっている。第４図、第５図に
、この例を示す。
につれ、コラム選択系、データＩ１０系が分割ブロック
数の増加につれて増大し、これらの締める面積の増大が
高集積化を妨げる要因となっている。第４図、第５図に
、この例を示す。
第４図において、Ｒ１，Ｒ３は外部ロウアドレス人力Ｒ
Ａ＝ ｒＯＪに対応するメモリセルアレイブロック、Ｒ
２，Ｒ４は外部ロウアドレス人力ＲＡ＝ｒｌＪに対応す
るメモリセルアレイブロック、Ｃ１は外部コラムアドレ
ス人力ＣＡ＝ ｒＯＪに対応するメモリセルアレイブロ
ック、Ｃ２は外部コラムアドレス人力ＣＡ＝ｒｌＪに対
応するメモリセルアレイプロ・ツクである。また、１は
ロウデコーダ、Ｃ１ｌ、Ｃ２１，Ｃ３１，Ｃ４１はコラ
ムデコーダ、Ｓｌｌ、Ｓ１２．Ｓ２１．Ｓ２２．Ｓ３１
、Ｓ３２．Ｓ４１．Ｓ４２はセンスアンプ、Ｍｌ １．
Ｍｌ ２．Ｍ２１．Ｍ２２．’Ｍ３１．Ｍ３１、Ｍ４１
．Ｍ４２はメモリセルアレイサブブロック（以下単に「
サブブロック」という）である。
Ａ＝ ｒＯＪに対応するメモリセルアレイブロック、Ｒ
２，Ｒ４は外部ロウアドレス人力ＲＡ＝ｒｌＪに対応す
るメモリセルアレイブロック、Ｃ１は外部コラムアドレ
ス人力ＣＡ＝ ｒＯＪに対応するメモリセルアレイブロ
ック、Ｃ２は外部コラムアドレス人力ＣＡ＝ｒｌＪに対
応するメモリセルアレイプロ・ツクである。また、１は
ロウデコーダ、Ｃ１ｌ、Ｃ２１，Ｃ３１，Ｃ４１はコラ
ムデコーダ、Ｓｌｌ、Ｓ１２．Ｓ２１．Ｓ２２．Ｓ３１
、Ｓ３２．Ｓ４１．Ｓ４２はセンスアンプ、Ｍｌ １．
Ｍｌ ２．Ｍ２１．Ｍ２２．’Ｍ３１．Ｍ３１、Ｍ４１
．Ｍ４２はメモリセルアレイサブブロック（以下単に「
サブブロック」という）である。
第４図は、例えばＩＭビットダイナミックＭＯ３−ＲＡ
Ｍの場合を示すもので、メモリセルアレイはロウアドレ
ス、コラムアドレスにより分割されている。従って、例
えば外部ロウアドレス人力ＲＡが「ｂ」の場合は、ＲＡ
＝ ｒＯ，Ｊに対応するブロックＲ１，Ｒ３が動作し、
ＲＡ＝ｒｌＪに対応するブロックＲ２，、Ｒ４は動作が
不要であり、これらのブロックＲ２，Ｒ４に対してはセ
ンスアンプ駆動信号φ５は活性化されず、ビット線はプ
リチャージ状態に保たれる。
Ｍの場合を示すもので、メモリセルアレイはロウアドレ
ス、コラムアドレスにより分割されている。従って、例
えば外部ロウアドレス人力ＲＡが「ｂ」の場合は、ＲＡ
＝ ｒＯ，Ｊに対応するブロックＲ１，Ｒ３が動作し、
ＲＡ＝ｒｌＪに対応するブロックＲ２，、Ｒ４は動作が
不要であり、これらのブロックＲ２，Ｒ４に対してはセ
ンスアンプ駆動信号φ５は活性化されず、ビット線はプ
リチャージ状態に保たれる。
ブロック内のメモリセルアレイの様子を第５図に示す。
第５図において、Ｃ１ｌはコラムデコーダ、ＢＬＩ、Ｂ
Ｌゴはビット線対、ＷＬはビット線ＢＬＩ、ＢＬゴと交
差して配置された複数から成るワード線、Ｍｌは上記交
差の点に配置されたメモリセル、Ｓｌはビット線対に配
置されビット線電位を検知・増幅するセンスアンプ、Ｑ
ｌはコラムアドレスに従って選択されるコラムデコーダ
出力を受はデコーダ線対ｌ１０１．ｌ１０１に接続する
ためのゲートトランジスタである。
Ｌゴはビット線対、ＷＬはビット線ＢＬＩ、ＢＬゴと交
差して配置された複数から成るワード線、Ｍｌは上記交
差の点に配置されたメモリセル、Ｓｌはビット線対に配
置されビット線電位を検知・増幅するセンスアンプ、Ｑ
ｌはコラムアドレスに従って選択されるコラムデコーダ
出力を受はデコーダ線対ｌ１０１．ｌ１０１に接続する
ためのゲートトランジスタである。
第６図はコラムデコーダＣ１ｌの回路図を示す。
コラムデコーダＣ１ｌは、アドレス信号Ｘｉ、Ｘｊ、ｘ
ｋ、ｘｘを受け、これらがすべてｒＨＪレベルであるデ
コーダ出力信号（ノードＮ１上の信号）のみがｒＨＪレ
ベルになり、選択状態となる。
ｋ、ｘｘを受け、これらがすべてｒＨＪレベルであるデ
コーダ出力信号（ノードＮ１上の信号）のみがｒＨＪレ
ベルになり、選択状態となる。
なお、第６図において、Ｃ２はゲートトランジスタ、ｌ
１０２．ｊ１０２はデータ線対、ＢＬ２゜ＢＬ２はビッ
ト線対であり、同図において第５図と同一部分又は相当
部分には同一符号が付しである。
１０２．ｊ１０２はデータ線対、ＢＬ２゜ＢＬ２はビッ
ト線対であり、同図において第５図と同一部分又は相当
部分には同一符号が付しである。
このように従来例では、コラムデコーダ列が分割数を増
すに従い増加し、高集積化を妨げていた。
すに従い増加し、高集積化を妨げていた。
従来の半導体記憶装置は以上のように構成されているの
で、メモリセルアンプの分割数を増す場合、コラム選択
系が複雑化し、これの占有する面積が増大して集積度向
上の妨げとなっていた。
で、メモリセルアンプの分割数を増す場合、コラム選択
系が複雑化し、これの占有する面積が増大して集積度向
上の妨げとなっていた。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、コラム選択系の面積を減少させ
ることができる半導体記憶装置を得ることにある。
の目的とするところは、コラム選択系の面積を減少させ
ることができる半導体記憶装置を得ることにある。
このような目的を達成するために本発明は、複数のワー
ド線およびビット線と、これらの交点に位置するメモリ
セル群とから成り、複数のメモリセルアレイブロックに
分割され、あるアクティブサイクル中には複数のメモリ
セルアレイブロックのうちの一部のブロックのみが動作
する半導体記憶装置において、コラムデコーダ列は、少
なくとも、上記動作する一部のブロックに対するコラム
選択用の一列と、非動作ブロックに対するコラム選択用
の一列とを設け、上記動作する一部のブロックに対する
コラムデコーダを副デコードに用い、非動作ブロックに
対するコラムデコーダを主デコードに用いるようにした
ものである。
ド線およびビット線と、これらの交点に位置するメモリ
セル群とから成り、複数のメモリセルアレイブロックに
分割され、あるアクティブサイクル中には複数のメモリ
セルアレイブロックのうちの一部のブロックのみが動作
する半導体記憶装置において、コラムデコーダ列は、少
なくとも、上記動作する一部のブロックに対するコラム
選択用の一列と、非動作ブロックに対するコラム選択用
の一列とを設け、上記動作する一部のブロックに対する
コラムデコーダを副デコードに用い、非動作ブロックに
対するコラムデコーダを主デコードに用いるようにした
ものである。
本発明においては、動作ブロックに対するコラムデコー
ダが副デコード、非動作プロらりに対するコラムデコー
ダが主デコードを行ない、これらは、動作ブロックの位
置が変化するに従い、機能が切り換えられる。
ダが副デコード、非動作プロらりに対するコラムデコー
ダが主デコードを行ない、これらは、動作ブロックの位
置が変化するに従い、機能が切り換えられる。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において、Ｒ１，Ｒ２はメモリセルアレイブ
ロック、Ｃ１１ａ、Ｃ１１ｂ、Ｃ２１ａ、Ｃ２１ｂはコ
ラムデコーダ、Ｍｌｌａ。
す。第１図において、Ｒ１，Ｒ２はメモリセルアレイブ
ロック、Ｃ１１ａ、Ｃ１１ｂ、Ｃ２１ａ、Ｃ２１ｂはコ
ラムデコーダ、Ｍｌｌａ。
Ｍｌｌｂ、Ｍ１２ａ、Ｍ１２ｂ、Ｍ２１ａ、Ｍ２１ｂ、
Ｍ２２ａ、Ｍ２２ｂはメモリセルアレイサブブロック、
Ｃ３ｌＩ、Ｃ３２１，Ｃ３１２，Ｃ３２２は主デコード
線である。
Ｍ２２ａ、Ｍ２２ｂはメモリセルアレイサブブロック、
Ｃ３ｌＩ、Ｃ３２１，Ｃ３１２，Ｃ３２２は主デコード
線である。
第１図に示すように、各メモリセルアレイブロックは縦
方向に複数のサブブロックに分割されている。第１図に
おいて、例えば外部ロウアドレス人力ＲＡ＝ ｒＯｊで
あり、メモリセルアレイブロックＲ１が活性化される場
合は、コラムデコーダ列Ｃ１１ａ、Ｃ１１ｂはサブブロ
ックＭｌｌａ。
方向に複数のサブブロックに分割されている。第１図に
おいて、例えば外部ロウアドレス人力ＲＡ＝ ｒＯｊで
あり、メモリセルアレイブロックＲ１が活性化される場
合は、コラムデコーダ列Ｃ１１ａ、Ｃ１１ｂはサブブロ
ックＭｌｌａ。
Ｍｌｌｂ中のデコード（副デコード）を行ない、隣接ブ
ロックＲ２に対するコラムデコーダ列Ｃ２１ａ、Ｃ２１
ｂは各サブブロックＭｌｌａ、Ｍ１１ｂのうちいずれか
を選択する（主デコード）。
ロックＲ２に対するコラムデコーダ列Ｃ２１ａ、Ｃ２１
ｂは各サブブロックＭｌｌａ、Ｍ１１ｂのうちいずれか
を選択する（主デコード）。
コラムデコーダＣ１１ａ、Ｃ２１ａの回路を第２図に示
す。コラムデコーダＣ１１ａに対しては前述したアドレ
ス信号の一部Ｘｉ、Ｘｊが入力され、コラムデコーダＣ
２１ａに対しては上記アドレス信号の残りＸｋ、）ｌが
入力される。Ｘｋ。
す。コラムデコーダＣ１１ａに対しては前述したアドレ
ス信号の一部Ｘｉ、Ｘｊが入力され、コラムデコーダＣ
２１ａに対しては上記アドレス信号の残りＸｋ、）ｌが
入力される。Ｘｋ。
Ｘｌにより、各サブブロックのうちの１個が選択され（
主デコード）、これはサブブロック端のコラムデコーダ
の出力信号ａとして現れる。これが主デコード線Ｃ３２
１を通してコラムデコーダＣ１１ａに送られる。信号ａ
とアドレス信号の一部Ｘｉ、Ｘｊによりビット線対が選
択される。このようにすると、コラムデコーダが簡略化
され、また、コラムデコーダ上を通るアドレス線数がほ
ぼ半分になり、コラムデコーダ系の面積を減少すること
ができる。
主デコード）、これはサブブロック端のコラムデコーダ
の出力信号ａとして現れる。これが主デコード線Ｃ３２
１を通してコラムデコーダＣ１１ａに送られる。信号ａ
とアドレス信号の一部Ｘｉ、Ｘｊによりビット線対が選
択される。このようにすると、コラムデコーダが簡略化
され、また、コラムデコーダ上を通るアドレス線数がほ
ぼ半分になり、コラムデコーダ系の面積を減少すること
ができる。
外部ロウアドレス人力ＲＡ＝ｒｌＪの場合、コラムデコ
ーダＣ１１ａにアドレス信号の一部Ｘｋ、Ｘｌが入力さ
れ、コラムデコーダＣ２１ａにアドレス信号の残りＸｉ
、Ｘｊが入力され、ＲＡ＝「０」の場合と逆の動作を行
なう。このためのアドレス信号Ｘｉ、Ｘｊ、Ｘｋ、Ｘｌ
の切換え回路を第３図に示す。
ーダＣ１１ａにアドレス信号の一部Ｘｋ、Ｘｌが入力さ
れ、コラムデコーダＣ２１ａにアドレス信号の残りＸｉ
、Ｘｊが入力され、ＲＡ＝「０」の場合と逆の動作を行
なう。このためのアドレス信号Ｘｉ、Ｘｊ、Ｘｋ、Ｘｌ
の切換え回路を第３図に示す。
なお、上記実施例では、サブデコードにＸｉ。
Ｘｊ、主デコードにＸｋ、）ｌを使用する場合を示した
が、この数はコラムのサブブロックの分割数に応じて適
合させるものである。
が、この数はコラムのサブブロックの分割数に応じて適
合させるものである。
以上説明したように本発明は、非動作ブロックに対する
コラムデコーダ列を主デコード用デコーダとして使用す
るようにしたことにより、各々のデコーダ列に入力され
るアドレス信号数を減少させることができ、コラムデコ
ーダ列の面積を減少させることができる効果がある。
コラムデコーダ列を主デコード用デコーダとして使用す
るようにしたことにより、各々のデコーダ列に入力され
るアドレス信号数を減少させることができ、コラムデコ
ーダ列の面積を減少させることができる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す構成図、第２図は第１図の装置を構成するコラムデコ
ーダの回路図、第３図はアドレス信号の切換え回路を示
す回路図、第４図は従来の半導体記憶装置を示す構成図
、第５図は第４図におけるビット線対、ワード線、デー
タ線対等を示す回路図、第６図は第４図におけるビット
線、データ線対、コラムデコーダを示す回路図である。 Ｒ１，Ｒ２・・・メモリセルアレイブロック、Ｍｌｌａ
、Ｍｌｌｂ、Ｍ１２ａ、Ｍ１２ｂ、Ｍ２１ａ、Ｍ２１ｂ
、Ｍ２２ａ、Ｍ２２ｂ−−・メモリセルアレイサブブロ
ック、Ｃ１１ａ、Ｃ１１ｂ、Ｃ２１ａ、Ｃ２１ｂ・・・
コラムデコーダ、Ｃ３ｌＩ、Ｃ３１２、Ｃ３２１，Ｃ３
２２・・・主デコード線。
す構成図、第２図は第１図の装置を構成するコラムデコ
ーダの回路図、第３図はアドレス信号の切換え回路を示
す回路図、第４図は従来の半導体記憶装置を示す構成図
、第５図は第４図におけるビット線対、ワード線、デー
タ線対等を示す回路図、第６図は第４図におけるビット
線、データ線対、コラムデコーダを示す回路図である。 Ｒ１，Ｒ２・・・メモリセルアレイブロック、Ｍｌｌａ
、Ｍｌｌｂ、Ｍ１２ａ、Ｍ１２ｂ、Ｍ２１ａ、Ｍ２１ｂ
、Ｍ２２ａ、Ｍ２２ｂ−−・メモリセルアレイサブブロ
ック、Ｃ１１ａ、Ｃ１１ｂ、Ｃ２１ａ、Ｃ２１ｂ・・・
コラムデコーダ、Ｃ３ｌＩ、Ｃ３１２、Ｃ３２１，Ｃ３
２２・・・主デコード線。
Claims (2)
- （１）複数のワード線およびビット線と、これらの交点
に位置するメモリセル群とから成り、複数のメモリセル
アレイブロックに分割され、あるアクティブサイクル中
には複数のメモリセルアレイブロックのうちの一部のブ
ロックのみが動作する半導体記憶装置において、コラム
デコーダ列は、少なくとも、前記動作する一部のブロッ
クに対するコラム選択用の一列と、非動作ブロックに対
するコラム選択用の一列とを備え、前記動作する一部の
ブロックに対するコラムデコーダ列を副デコードに用い
、前記非動作ブロックに対するコラムデコーダ列を主デ
コードに用いることを特徴とする半導体記憶装置。 - （２）主および副デコード用のコラムデコーダ列は、動
作ブロックの位置に応じて、これらに対して入力するア
ドレス信号を切り換えることにより切り換えられること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020704A JPS63188892A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020704A JPS63188892A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188892A true JPS63188892A (ja) | 1988-08-04 |
Family
ID=12034531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020704A Pending JPS63188892A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243317B1 (en) | 1998-10-14 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device which activates column lines at high speed |
-
1987
- 1987-01-30 JP JP62020704A patent/JPS63188892A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243317B1 (en) | 1998-10-14 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device which activates column lines at high speed |
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