JPS63187767A

JPS63187767A - 画像読取り装置

Info

Publication number: JPS63187767A
Application number: JP1715887A
Authority: JP
Inventors: Tomio Sasaki; 富雄佐々木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-01-29
Filing date: 1987-01-29
Publication date: 1988-08-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、画像読取り装置に関し、より詳細には、複数
個の光電変換素子に画像を投影し、光電変換素子の読取
り画像情報を得る、デジタル複写装置、ファクシミリ、
ＣＡＤ　（Ｇｏ＋ｇｐｕｔｅｒ　ＡｉｄｅｄＤｅｓｉｇ
ｎ　）　、ファイリング入力装置等に適用し得る画像読
取り装置に関し、特に主走査部の変倍処理装置に係るも
のである。

（従来技術）この種画像読取り装置において、リアルタイム変倍処理
としては、（１１プログラマブルクロツク発生器を使用。

（２）　Ｐ　Ｌ　Ｌ等によりクロック周波数を変化させ
る事によるサンプリング。

等があるが、（１１の場合周波数的に遅く、ロジックで
作成する′場合複雑になる。また、（２１の場合変化点
の検出ができないと言う欠点があった。

（目的）本発明は、上記従来装置の欠点に鑑みてなされたもので
、その目的とするとごろは、任意の倍率に従い変倍のク
ロックをＲＯＭのデータにより発生させることにある。

更に、前記ＲＯＭのデータで縮小時は、縮小データ／１
００−縮小率、拡大時は、１００／拡大データー拡大率
とすることにある。

（構成）以下、本発明の一実施例に基づいて具体的に説明する。

第１図は本発明を使用する画像読取り装置の一実施例を
説明する概略構成図である。図中、１〜４は搬送ローラ
、５は照明装置、６は光学レンズ、７はイメージセンサ
を構成するＣ０Ｄ（を荷結合素子）である、この構成に
おいて、原稿は図の矢印の方向に送給され、搬送ローラ
ｌ〜４によって搬送される。この搬送中照明装置５によ
って照明された原稿像は光学レンズ６によりＣＣＤ７に
結像される。

この場合に、Ｃ０Ｄ７の１個当たりの有効読取り画素数
は決定されているため、原稿読取り密度が決定すれば読
み取れる原稿中は決定されるが、原稿がＣＯＤで読み取
れる原稿中より大きくなるときは、複数個のＣＯＤを使
用しなければならない。

上述した実施例においてＣＣＤ７の１個当たりの有効読
取り画素数は５０００画素で、読取られるべき原稿の最
大原稿中は９１７ｎ、そして原稿読取り密度は工６画素
／１薦と仮定する。ここでＣ０Ｄ７の使用個数は上記の
最大原稿中９１７ｍ、原稿読取り密度１６画素／ｌから
最大有効読取り画素数は１４６７２画素必要となり、上
記のようにＣ０Ｄ７の１個当たりの有効読取り画素数は
５０００画素であるので、３個必要となる。

第２図は上記した３個のＣＣＤ７を使用する場合の関係
を説明する概略図で、Ｄは最大原稿中、６ａ〜６ｃは光
学レンズ、７ａ〜７ｃはＣＣＤ。

ＯＲは各ＣＯＤの読取り領域の重なりを示す。第２図で
は最大原稿中りを読み取るため、３個のイメージセンサ
（ＣＯＤ）？ａ〜７Ｃを使用しており、各ＣＯＤは光学
レンズ６ａ〜６Ｃにより結像され各ＣＯＤの読取り領域
はＯＲで示すように重なり合っている。この重なり領域
量は（１５０００−１４６７２）÷２−１６４画素以内
とし、最大読取り原稿中りを満足するように調整してい
る。

Ｃ０Ｄ７３〜７ｃ上に結像された原稿像はアナログ信号
としてこれらのＣＣＤ７ａ〜７ｃがら出力されるが、極
めて微小な信号であるため、これらの出力は増幅されね
ばならない。

第３図はＣＯＤから出力された原稿画像の処理回路を略
示するブロック図である０図において７ａ〜７ｃはＣＣ
Ｄ、８ａ〜８ｃは増幅器、９ａ〜９ｄはアナログ／デジ
タル変換（Ａ／Ｄ）回路、１０ａ、１０ｂは合成・分離
回路である。第３図においてＣ０Ｄ７８〜７ｃの出力は
増幅器３ａ〜８ｃで増幅される。増幅器８ａ〜８ｃの出
力はＡ／Ｄ変換回路９ａ〜９ｃにおいてアナログ画像信
号を画素毎に多値（例えば６４階調）デジタル画像信号
に変換される。Ａ／Ｄ変換後のデジタル画像信号は原稿
画像のノイズ、光量ムラ、コンタクトガラスの汚れ、Ｃ
ＯＤの感度ムラ等により正規画像データにノイズが現れ
る。このため、このノイズ対策として従来はＡ／Ｄ変換
回路においてシェーディング補正がなされている。この
ように、各ＣＯＤからの出力はそれぞれ増幅され、シェ
ーディング補正されかつＡ／Ｄ変換されて多値データと
して合成・分離回路１０ａ、１０ｂに入力される。

上記した場合において、各ＣＯＤは同時に走査され、か
つ同時に画素データを出力している。このタイミングは
第４図のタイムチャートに示すように走査同期信号（Ｌ
ＳＹＮＣ）でＣ０Ｄ７ｔ〜７ｃの主走査方向の同期を取
り、Ｃ０Ｄ７ａ〜７Ｃからの有効データは制御信号（Ｌ
ＧＡＴＥ）により制御される。

また、原稿の副走査方向（挿入速度）はＬＳＹＮＣが副
走査１鶴当たり１６回の制御信号を出力するものとする
。したがって、副走査′３度も１６画素／Ｂとなり、主
走査密度１６画素／カ鱗と一敗している。走査同期信号
はＣＣＤの電荷層■】時間を一定にさせるため一定間隔
で出力されている。

現在３個のＣＣＤ７　ａ〜７ｃからの画像データは走査
同期信号の間でパラレルにアナログ処理されているが、
前述したように、各ＣＯＤ画像間の重なり世の補正、ア
ナログ処理後のデジタル処理部〔例えば、変倍処理、Ｍ
ＴＦ　（変調伝達関数）処理、平滑化処理等〕もまた走
査同期信号の期間中にデータを処理する必要性から、通
常は３個のＣＯＤからの出力データを１ラインにし、重
なり量を補正している。しかしながら、３個のＣ０Ｄ７
８〜７ｃの出力データを走査同期信号の期間中に１ライ
ンにまとめると、画像データのｌｉｉ！Ｊｉ素当たりの
処理速度が３倍になる。

本発明では、走査同期信号の間隔３１２．５μｓ中にＣ
ＯＤ　１個当たりの５００００００画素すると、１画素
当たりの処理時間は６２．５　ｒ＋ｓ／　１画素となる
が、ＣＣＤ３個のデータを１ラインにし３１２．５ｐ３
の期間中にまとめると、２０．８　ｎｓ／　１画素とな
り、処理時間が３倍早くなる。しかるに、本発明は、１
ラインに３個のＣＯＤの出力データをまとめるのではな
り、最大原椙巾りの中央（ｌ！！（ここでは第２図のＣ
０Ｄ７ｂの２４４９画素目を中央画素としている）から
左右２分割して走査同期信号期間中に７５００５００画
素タを処理し、一方は主走査方向、そしてもう一方は逆
方向で処理し、処理時間の低減を図っている。これは原
稿挿入位置が中央基準として挿入されるため、中央で分
割処理しても差し支えないということからなる。

また、処理方向を一方は主走査方向（第３図の合成・分
１離回路１０ａ）、そしてもう一方は逆方向（第３図の
合成・分離回路１０ｂ）とすることにより分割された中
央部分が後処理に対し、違和感のない処理ができる。

この違和感のない処理とは、後処理で、例えば画素の間
引き等の処理があった場合、（１）第５ａ図に示すように、原稿を片側基準で画像デ
ータを中央分割させ、一方を主走査方間、もう一方を逆
方向とした場合に、原稿の基準面がどこにあるかを演算
するため、図の３の位置を演算しなければならない。

（２）第５ｂ図に示すように、画像データを中央分割さ
せ、両方とも同方向に走査した場合、図にｂで示す分割
部分が合わない。

（３）本発明において、第５ｃ図に示すように、原稿を
中央基準で画像データを中央分割させ、一方を主走査方
向、もう一方を逆方向とした場合に、原稿の基準は中央
で、しかも画像データは違和感なくつながる。

上記＋１）、　（２）、　（３）から判るように、入力
画像データを２ライン分割し、−・方を主走査方向、も
う一方を逆方向にすることにより、画素の処理時間の低
減が図られ、しかも後処理での違和感のない画像惰孔か
得られる。

再び第４図のタイムチャートを参照して、前途したよう
に、走査同期信号（ＬＳＹＮＣ）期間中に３個のＣ０Ｄ
７ａ〜７Ｃのデータであるデータ’Ｐａ、７ｂ、７ｃは
パラレルに処理され、データの存効ＳＪＴ域は走査側？
コＪ侶号（ＬＣ，Δ１°Ｅ）−（’確定する。このデー
タ７ｂ、７ｃは２分割処理、合成・分離アップ回路１０
ａに人力され、データ７ｂ。

７ａは２分割処理、合成・分Ａ１１ダウン回路１０ｂに
入力される。

出力データは合成・分離アップ回路１０ａでは入）ｊデ
ータ７ｂに関して出力データ２の２４９８４９８画素９
９９９９９画素、入力データ７Ｃに関して出力データＸ
画素からＸ↓４８３６画素となり、各々の出力タイミン
グは出力ゲート２と３によって制御される。

また、合成・分離ダウン回路１０ｂでは入力データ７ｂ
に関して出力データ３の２５００５００画素画素となり
、入力データ７ａに関しては出力データ３のｙ＋４８３
６画素から７画素となり、各々の出力タイミングは出力
ゲート２と３によって制御される。

ここで、合成・分離アップ回路１０ａの出力データは主
走査方向となり、入力データの３／２倍の速度で画像デ
ータが出力され、そして合成・分離ダウン回路１０ｂの
出力データは主走査方向とは逆方向となり、入力データ
の３／２倍の速度で画像データが出力される。

また、ここで、ｘ、ｙの４１は、中央のＣＣＤ７ｂの画
像データは５０００画素有効とし、左右のＣＣＤ７ａお
よび７Ｃとの重なり世をｘ、ｙとしたものである。ｘ、
ｙの値は、前述したように、１６４画素以内とする。さ
らに、中央のＣＣＤ７ｂの中央値分割データが重なって
いるのは次段階の画像処理部で必要とするデータである
からである。

また第３図において、合成・分離回路１０ａ。

１０ｂから出力れる画像データは各々変倍処理回路１１
ａ、ｌｌｂに入力される。また、前記合成・分離ＵＰ、
ＤＯＷＮから出力される画像データは、各々、変倍処理
■−１，■−２に入力される。

さらに、図示していないが、画像読取り部からのデータ
は、画像出力部に接続されている。

本発明では、画像出力部での存効データ長は、６１２ｍ
ｍであり、１６本／鳳重の画素密度で出力するため、９
７９２画素必要となる。

前述したように、３個のＣＣＤからの出力データは、Ｌ
ＳＹＮＣ期間中に同時出力され、分離・合成回路１０ａ
、１０ｂで２分割処理される為、７５００画素のデータ
を３１２．５ｐｓ中に処理すると、画周波数は２４ＭＨ
ｚとなる。この時、図示されていない画像出力部へは、
同様に、２分割されたデータ（９７９２＋２−４８９６
画素）を３１２．５μｓで出力しなければいけない為、
画像出力部への画周波数は約１６Ｍ）ｌｚとなる。

第３図の変倍処理部ｉｉａ、ｌｌｂでは、上記原椙画像
データと画像出力データの画周波数の変換も行っている
。

第６図に変倍処理のブロック図を示す。

本発明の変倍処理方式においては、トグルＲＡＭ２０ａ
、２０ｂのアドレスカウンタ２ｉａ、２１ｂのクロック
を、倍率データＲＯ〜ｉ２２　ａ、　　２２ｂで作って
いる。

これは、倍率に合わせたデータをＲＯＭの内部メモリに
格納している事で、例えば等倍の場合、前記ＲＡＭ２０
　ａ、２０　ｂのアドレスとデータが１：１、つまり、
等倍の場合、アドレスカウンタ２１ａ、２１ｂのクロッ
クはＲＡＭのライト時、２４ＭＨｚ（画周波数）のクロ
ックを入力し、またＲＡＭのリード時、１６　Ｍｌ！ｚ
　（画周波数）のクロックを入力しＲＡＭのアドレスと
すれば、入力データはそのまま画周波数と対応して出力
され、入出力の画周波数の変換をし、さらに等倍のデー
タとなる。これは第７図に示すタイミングチャート（×
１）の場合である。

また、ＲＡＭ２０ａ、２０ｂのアドレスとデータの関係
で、ライト時、２４ＭＨｚの画周波数を間引く０例えば
、第７図の（Ｘｏ、５）のＣＬＫのように、ＣＬＫを間
引けば、ライト時ＲＡＭのアドレスカウンタは、２４Ｍ
Ｈｚに対し間引かれたクロックとなり、その時のデータ
は、２４ＭＨｚのクロックに対応している為、（ＸＱ、
５）の場合、アドレスが＋１ずつ増加するうちに、デー
タは２個迄進むから、アドレス１に対しデータ１、アド
レス２に対しデータ３となり、ＲＡＭ２０ａ、２０ｂに
はデータが間引かれた状態となる。このＲＡＭの格納さ
れたデータを、リード時、１６ＭＨｚのクロックでアド
レスカウンタクロックとすると、出力データは１６ＭＨ
ｚの画周波数で、×０．５の倍率となる。これは第７図
のタイミングチャートの（Ｘｏ、５）の場合である。

ＲＡＭ２０ａ、２０ｂのアドレスとデータの関係で、ラ
イト時、２４ＭＨｚのクロックをアドレスカウンタのク
ロックとして入力し、データをＲＡＭに取り込み、リー
ド時、１６ＭＨｚの画周波数を間引く。例えば第７図の
タイミングチャートの（×２）のＣＬＫのようにＣＬＫ
を間引けば、リード時、ＲＡＭのアドレスカウンタは、
１６ＭＨｚに対し間引かれたクロックとなり、その時の
データは１６ＭＨｚのクロックに対応している為、（×
２）の場合、アドレスが＋１ずつ増加するうちに、デー
タは１６ＭＨｚに対し２個出力する形になり、同一デー
タが１個ずつ付加された、×２倍のデータの状態となる
。

つまり、縮小時はライトクロックを間引き、リード時は
１６ＭＨｚのクロックで出力し、拡大時はリードクロッ
クを間引き、ライト時は２４ＭＨｚのクロックで入力を
行う。

また、上記方式において、ライト／リード時のクロック
（２４ＭＨｚ／　１６　ＭＨｚ）の切り換えは、トグル
ＲＡＭ　２０　ａ、　　２０　ｂのライト／リードと同
期させ、倍率データＲＯＭのループカウンタのカウンタ
ークロックに切り換えて入力させる。倍率データＲＯＭ
２２ａ、２２ｂには、アドレスに合わせた倍率データが
格納されている。

第８図はこの倍率ＲＯＭの格納データを示すものである
。

×１の場合はすべてＨで、第６図のゲート２６ａ、２６
ｂでのクロックとのＡＮＤを取る為、クロックと同じク
ロックがアドレスカウンタ２１ａに入力される。

×０．５の場合は、ＨとＬが交互、つまり１００個中５
ｏ個がＨとなり、ゲート２６ａ、２６ｂとのＡＮＤで、
アドレスクロックはもとのクロックの半分となる。

さらに×２の場合は、２００個中、１００個がＨとなり
、ゲー１１６ａ、２６ｂとのＡ、　Ｎ　Ｄで、アドレス
クロックはもとのクロックの半分となる。

×０．５と、×２の場合、ＲＯＭデータの切り換えはＲ
ＡＭ２０ａ、２０ｂのライト／リードの切り換えと同期
する。

また、セレクタ２３ａ、２３ｂにより、倍率データＲＯ
Ｍ２２ａ、２２ｂの上位アドレスを切り換え、リード／
ライト時のＲＯＭデータの切り換えを行っている。

初期データは、アドレスカウンタ２］、ａ、２１ｂへの
クロックがもとのクロックと同様になるよう□なＲＯＭ
データ、つまり、すべてＨのデータを出力するように設
定している。

上記でもわかるように、縮小時は、縮小データ／１００
＝縮小クロツク、拡大時は、１００／拡大データ＝拡大
クロツクとして１％きざみの縮小、拡大にも対応するよ
うにしている。

尚、２４ａ、２４ｂはループカウンタ制御部、２５ａ、
２５ｂはラッチ部、２７は３ステートバッファーで、Ｒ
ＡＭ２０ａ、２０ｂの入力データの切り換え、２８はＲ
ＡＭ２０　ａ、２０　ｂの出力データの切り換えを行っ
ている。

第９図は倍率データＲＯＭ２２ａ、２２ｂのループカウ
ンタ制御部２４ａ、２４ｂの説明図である。

データセレクタ３０は、倍率データが１．　Ｏ０以上か
、１００未満かの制御信号で、倍率データど初期データ
（ここでは１００とする）をセレクトする。

これは１００未満の場合、つまり縮小時、前記ＲＡＭ２
０ａ、２０ｂのアドレスカウンタ２１ａ１２１ｂのクロ
ックが、カウンタ３１のクロックに対し、何カウントか
で縮小時の抜き取りデータの量が決定される為、初期値
データを選択する（この場合は１００ループカウンタと
なる）。

また、拡大時、縮小時と同様にすると、ループカウンタ
３１では、１００／拡大データ量となり、誤差が出るた
め、拡大データ量は常に１００個とし、１ループ拡大デ
ータ量とすると、拡大データｆｆｉ／１００となり、正
確な倍率にあった前記ＲＡＭ２０ａ、２０ｂのアドレス
カウンタ２１ａ、２１ｂのクロックとなる。

上記説明で、縮小時は１００ループカウンタ３１、拡大
時は拡大データ量のループカウンタを構成する為に、カ
ウンタ３１の値と、セレクタ３０の値とをコンパレータ
３２で比較し、カウンタ値がセレクタ値より多ければ、
カウンタ３１のクリヤー信号をコンパレータ３２より出
力してループカウントとする。

このカウンタ３１の出力データが、前記ＲＯＭ２２ａ、
２２ｂの下位アドレスと接続されている。

（効果）本発明は以上述べた通りであり、本発明によれば、ＲＯ
Ｍのデータを倍率に合わせ、縮小時は、縮小データ／１
００＝縮小率となる様１００のループカウンタとし、拡
大時は、１００／拡大データ＝拡大率となる様拡大デー
タのループカウンタとすることにより１％ステップの拡
大、縮小が任意に選択できる。また、リアルタイム変倍
処理が可能で構成も簡単となる。

【図面の簡単な説明】

第１図は本発明を用いた画像読取り装置を説明する概略
図、第２図は最大原稿中とＣＯＤの関係を説明する概略
図、第３図は本発明の画像読取り装置の回路を説明する
ブロック図、第４図は第３図の回路の動作のタイミング
を説明するタイムチャート、第５ａ図、第５ｂ図および
第５Ｃ図はそれぞれ画像データの分割を示す説明図、第
６図は変倍処理ブロック図、第７図はそのタイミングチ
ャート、第８図は倍率ＲＯＭの格納データを示す図、第
９図はループカウンタ制御ブロック図である。尾２図第３図寿５ｏ図第６図第９図

Claims

【特許請求の範囲】

記憶手段に格納された拡大、縮小処理データを原稿の画
像情報を記憶する記憶手段のアドレスクロックとした拡
大、縮小処理装置であつて、拡大、縮小率に対応する倍
率データを選択する選択手段、基準クロックでカウント
するカウント手段、前記選択手段から得られた出力デー
タと、前記カウント手段から得られたカウントデータと
を比較する比較手段を備え、前記比較手段より得られた
信号を前記カウンタ手段のクリア信号とし、前記カウン
タ値を前記拡大、縮小処理データを格納する記憶手段の
アドレスに対応させることを特徴とする画像読取り装置
。