JP2625423B2

JP2625423B2 - 画像読取り装置

Info

Publication number: JP2625423B2
Application number: JP62017159A
Authority: JP
Inventors: 富雄佐々木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-01-29
Filing date: 1987-01-29
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: JPS63187768A

Description

【発明の詳細な説明】（技術分野）本発明は、画像読取り装置に関し、より詳細には、複
数個の光電変換素子に画像を投影し、光電変換素子の読
取り画像情報を得る、デジタル複写装置、フアクシミ
リ、CAD（Computer Aided Design）、フアイリング入力
装置等に適用し得る画像読取り装置に関するものであ
る。

（従来技術）複数個の光電変換素子（イメージセンサ）を使用する
従来の画像読取り装置においては、各光電変換素子から
の画像データを１ラインにまとめて処理する。この際、
画像データレートを低減するために、１ラインのデータ
を偶数、奇数に分割し、パラレル処理するようになされ
ている。画像データを１ラインにまとめて処理するとデ
ータレートが早くなり、また、パラレル処理によるとデ
ータレートは低減されるが、パラレル処理できない部分
（現状では、例えば変倍処理）は１ラインにまとめなけ
ればならないため、その時点でデータレートが早くなる
という欠点がある。

（目的）本発明は、上記従来装置の欠点に鑑みてなされたもの
で、その目的とするところは、原稿を中央基準で挿入
し、画像データを中央で分割しかつ同時に２ライン処理
することにより画像データレートを低減し、かつ主走査
部の変倍処理を２分割同時で、高速、リアルタイムに行
うことができる画像読取り装置を提供することにある。

（構成）このために本発明は、画像中央部で２分割同時処理を
行い、一方は主走査方向、他方は逆方向とし、主走査部
の変倍処理を高速で行うようにしたものである。

以下、本発明の一実施例に基づいて具体的に説明す
る。

第１図は本発明を使用する画像読取り装置の一実施例
を説明する概略構成図である。図中、１〜４は搬送ロー
ラ、５は照明装置、６は光学レンズ、７はイメージセン
サを構成するCCD（電荷結合素子）である。この構成に
おいて、原稿は図の矢印の方向に送給され、搬送ローラ
１〜４によつて搬送される。この搬送中照明装置５によ
つて照明された原稿像は光学レンズ６によりCCD7に結像
される。

この場合に、CCD7の１個当たりの有効読取り画素数は
決定されているため、原稿読取り密度が決定すれば読み
取れる原稿巾は決定されるが、原稿がCCDで読み取れる
原稿巾より大きくなるときは、複数個のCCDを使用しな
ければならない。

上述した実施例においてCCD7の１個当たりの有効読取
り画素数は5000画素で、読取られるべき原稿の最大原稿
巾は917mm、そして原稿読取り密度は16画素/mmと仮定す
る。ここでCCD7の使用個数は上記の最大原稿巾917mm、
原稿読取り密度16画素/mmから最大有効読取り画素数は1
4672画素必要となり、上記のようにCCD7の１個当たりの
有効読取り画素数は5000画素であるので、３個必要とな
る。

第２図は上記した３個のCCD7を使用する場合の関係を
説明する概略図で、Ｄは最大原稿巾、6a〜6cは光学レン
ズ、7a〜7cはCCD、ORは各CCDの読取り領域の重なりを示
す。第２図では最大原稿巾Ｄを読み取るため、３個のイ
メージセンサ（CCD）7a〜7cを使用しており、各CCDは光
学レンズ6a〜6cにより結像され各CCDの読取り領域はOR
で示すように重なり合つている。この重なり領域量は
（15000−14672）÷２＝164画素以内とし、最大読取り
原稿巾Ｄを満足するように調整している。

CCD7a〜7c上に結像された原稿像はアナログ信号とし
てこれらのCCD7a〜7cから出力されるが、極めて微小な
信号であるため、これらの出力は増幅されねばならな
い。

第３図はCCDから出力された原稿画像の処理回路を略
示するブロツク図である。図において7a〜7cはCCD、8a
〜8cは増幅器、9a〜9cはアナログ／デジタル変換（A/
D）回路、10aは合成・分離アツプ回路、10bは合成・分
離ダウン回路、11a,11bは変倍処理回路である。第３図
においてCCD7a〜7cの出力は増幅器8a〜8cで増幅され
る。増幅器8a〜8cの出力はA/D変換回路9a〜9cにおいて
アナログ画像信号を画素毎に多値（例えば64階調）デジ
タル画像信号に変換される。A/D変換後のデジタル画像
信号は原稿画像のノイズ、光量ムラ、コンタクトガラス
の汚れ、CCDの感度ムラ等により正規画像データにノイ
ズが現れる。このため、このノイズ対策として従来はA/
D変換回路においてシーエーデイング補正がなされてい
る。このように、各CCDからの出力はそれぞれ増幅さ
れ、シエーデイング補正されかつA/D変換されて多値デ
ータとして合成・分離アツプ回路10aおよび合成・分離
ダウン回路10bに入力される。

上記した場合において、各CCDは同時に走査され、か
つ同時に画素データを出力している。このタイミングは
第４図のタイムチヤートに示すように走査同期信号（LS
YNC）でCCD7a〜7cの主走査方向の同期を取り、CCD7a〜7
cからの有効データは制御信号（LGATE）により制御され
る。

また、原稿の副走査方向（挿入速度）はLSYNCが副走
査1mm当たり16回の制御信号を出力するものとする。し
たがつて、副走査密度も16画素/mmとなり、主走査密度1
6画素/mmと一致している。走査同期信号はCCDの電荷蓄
積時間を一定にさせるため一定間隔で出力されている。

現在３個のCCD7a〜7cからの画像データは走査同期信
号の間でパラレルにアナログ処理されているが、前述し
たように、各CCD画像間の重なり量の補正、アナログ処
理後のデジタル処理部〔例えば、変倍処理、MTF（変調
伝達関数）処理、平滑化処理等〕もまた走査同期信号の
期間中にデータを処理する必要性から、通常は３個のCC
Dからの出力データを１ラインにし、重なり量を補正し
ている。しかしながら、３個のCCD7a〜7cの出力データ
を走査同期信号の期間中に１ラインにまとめると、画像
データの１画素当たりの処理速度が３倍になる。

本発明では、走査同期信号の間隔312.5μｓ中にCCD1
個当たりの5000画素を処理すると、１画素当たりの処理
時間は62.5ns/1画素となるが、CCD3個のデータを１ライ
ンにし312.5μｓの期間中にまとめると、20.8ns/1画素
となり、処理時間が３倍早くなる。しかるに、本発明
は、１ラインに３個のCCDの出力データをまとめるので
はなく、最大原稿巾Ｄの中央値（ここでは第２図のCCD7
bの2449画素目を中央画素としている）から左右２分割
して走査同期信号期間中に7500画素のデータを処理し、
一方は主走査方向、そしてもう一方は逆方向で処理し、
処理時間の低減を図つている。これは原稿挿入位置が中
央基準として挿入されるため、中央で分割処理しても差
し支えないということからなる。

また、処理方向を一方は主走査方向（第３図の合成・
分離アツプ回路10a）、そしてもう一方は逆方向（第３
図の合成・分離ダウン回路10b）とすることにより分割
された中央部分が後処理に対し、違和感のない処理がで
きる。

この違和感のない処理とは、後処理で、例えば画素の
間引き等の処理があつた場合、（１）第5a図に示すように、原稿を片側基準で画像デー
タを中央分割させ、一方を主走査方向、もう一方を逆方
向とした場合に、原稿の基準面がどこにあるかを演算す
るため、図のａの位置を演算しなければならない。

（２）第5b図に示すように、画像データを中央分割さ
せ、両方とも同方向に走査した場合、図にｂで示す分割
部分が合わない。

（３）本発明において、第5c図に示すように、原稿を中
央基準で画像データを中央分割させ、一方を主走査方
向、もう一方を逆方向とした場合に、原稿の基準は中央
で、しかも画像データは違和感なくつながる。

上記（１），（２），（３）から判るように、入力画
像データを２ライン分割し、一方を主走査方向、もう一
方を逆方向にすることにより、画素の処理時間の低減が
図られ、しかも後処理での違和感のない画像情報が得ら
れる。

再び第４図のタイムチヤートを参照して、前途したよ
うに、走査同期信号（LSYNC）期間中に３個のCCD7a〜7c
のデータであるデータ7a,7b,7cはパラレルに処理され、
データの有効領域は走査制御信号（LGATE）で確定す
る。このデータ7b,7cは合成・分離アツプ回路10aに入力
され、データ7b,7aは合成・分離ダウン回路10bに入力さ
れる。

出力データは合成・分離アツプ回路10aでは入力デー
タ7bに関して出力データ２の2498画素から4999画素とな
り、入力データ7cに関して出力データｘ画素からｘ＋48
36画素となり、各々の出力タイミングは出力ゲート２と
３によつて制御される。

また、合成・分離ダウン回路10bでは入力データ7bに
関して出力データ３の2500画素から０画素となり、入力
データ7aに関しては出力データ３のｙ＋4836画素から７
画素となり、各々の出力タイミングは出力ゲート２と３
によつて制御される。

ここで、合成・分離アツプ回路10aの出力データは主
走査方向となり、入力データの3/2倍の速度で画像デー
タが出力され、そして合成・分離ダウン回路10bの出力
データは主走査方向とは逆方向となり、入力データの3/
2倍の速度で画像データが出力される。

また、ここで、x,yの値は、中央のCCD7bの画像データ
は5000画素有効とし、左右のCCD7aおよび7cとの重なり
量をx,yとしたものである。x,yの値は、前述したよう
に、164画素以内とする。さらに、中央のCCD7bの中央値
分割データが重なつているのは次段階の画像処理部で必
要とするデータであるからである。

また第３図において、合成・分離アツプ回路10aおよ
び合成・分離ダウン回路10bから出力される画像データ
は各々変倍処理回路11a,11bに入力される。

さらに、図示していないが、画像読取り部からのデー
タは、画像出力部に接続されている。

本発明では、画像出力部での有効データ長は、612mm
であり、16本/mmの画素密度で出力するため、9792画素
必要となる。

前述したように、３個のCCDからの出力データは、LSY
NC期間中に同時出力され、分離・合成回路10a,10bで２
分割処理される為、7500画素のデータを312.5μｓ中に
処理すると、画周波数は24M Hzとなる。この時、図示さ
れていない画像出力部へは、同様に、２分割されたデー
タ（9792÷２＝4896画素）を312.5μｓで出力しなけれ
ばいけない為、画像出力部への画周波数は約16M Hzとな
る。

第３図の変倍処理回路11a,11bでは、上記原稿画像デ
ータと画像出力データの画周波数の変換も行つている。

第６図に変倍処理のブロツク図を示す。

本発明の変倍処理方式においては、トグルRAM20a,20b
のアドレスカウンタ21a,21bのクロツクを、倍率データR
OM22a,22bで作つている。

これは、倍率に合わせたデータをROMの内部メモリに
格納している事で、例えば等倍の場合、前記RAM20a,20b
のアドレスとデータが1:1、つまり、等倍の場合、アド
レスカウンタ21a,21bのクロツクはRAMのライト時、24M
Hz（画周波数）のクロツクを入力し、またRAMのリード
時、16M Hz（画周波数）のクロツクを入力しRAMのアド
レスとすれば、入力データはそのまま画周波数と対応し
て出力され、入出力の画周波数の変換をし、さらに等倍
のデータとなる。これは第７図に示すタイミングチヤー
ト（×１）の場合である。

また、RAM20a,20bのアドレスとデータの関係で、ライ
ト時、24M Hzの画周波数を間引く。例えば、第７図の
（×0.5）のCLKのように、CLKを間引けば、ライト時RAM
のアドレスカウンタは、24M Hzに対し間引かれたクロツ
クとなり、その時のデータは、24M Hzのクロツクに対応
している為、（×0.5）の場合、アドレスが＋１ずつ増
加するうちに、データは２個迄進むから、アドレス１に
対しデータ１、アドレス２に対しデータ３となり、RAM2
0a,20bにはデータが間引かれた状態となる。このRAMの
格納されたデータを、リード時、16M Hzのクロツクアド
レスカウンタクロツクとすると、出力データは16M Hzの
画周波数で、×0.5の倍率となる。これは第７図のタイ
ミングチヤートの（×0.5）の場合である。

RAM20a,20bのアドレスとデータの関係で、ライト時、
24M Hzのクロツクをアドレスカウンタのクロツクとして
入力し、データをRAMに取り込み、リード時、16M Hzの
画周波数を間引く。例えば第７図のタイミングチヤート
の（×２）のCLKのようにCLKを間引けば、リード時、RA
Mのアドレスカウンタは、16M Hzに対し間引かれたクロ
ツクとなり、その時のデータは16M Hzのクロツクに対応
している為、（×２）の場合、アドレスが＋１ずつ増加
するうちに、データは16M Hzに対し２個出力する形にな
り、同一データが１個ずつ付加された、×２倍のデータ
の状態となる。

つまり、縮小時はライトクロツクを間引き、リード時
は16M Hzのクロツクで出力し、拡大時はリードクロツク
を間引き、ライト時は24M Hzのクロツクで入力を行う。

また、上記方式において、ライト／リード時のクロツ
ク（24M Hz/16M Hz）の切り換えは、トグルRAM20a,20b
のライト／リードと同期させ、倍率データROMのループ
カウンタのカウンタークロックに切り換えて入力させ
る。倍率データROM22a,22bには、アドレスに合わせた倍
率データが格納されている。なお、この実施例では特許
請求の範囲における第１の記憶手段にはトグルRAM20a,2
0bが対応し、第２の記憶手段には倍率データROM22a,22b
が対応し、制御手段にはアドレスカウンタ21a,21bが対
応している。

第８図はこの倍率ROMの格納データを示すものであ
る。

×１の場合はすべてＨで、第６図のゲート26a,26bで
のクロツクとのANDを取る為、クロツクと同じクロツク
がアドレスカウンタ21aに入力される。

×0.5の場合は、ＨとＬが交互、つまり100個中50個が
Ｈとなり、ゲート26a,26bとのANDで、アドレスクロツク
はもとのクロツクの半分となる。

さらに×２の場合は、200個中、100個がＨとなり、ゲ
ート26a,26bとのANDで、アドレスクロツクはもとのクロ
ツクの半分となる。

×0.5と、×２の場合、ROMデータの切り換えはRAM20
a,20bのライト／リードの切り換えと同期する。

また、セレクタ23a,23bにより、倍率データROM22a,22
bの上位アドレスを切り換え、リード／ライト時のROMデ
ータの切り換えを行つている。

初期データは、アドレスカウンタ21a,21bへのクロツ
クがもとのクロツクと同様になるようなROMデータ、つ
まり、すべてＨのデータを出力するように設定してい
る。

上記でもわかるように、縮小時は、縮小データ/100＝
縮小クロツク、拡大時は、100/拡大データ＝拡大クロツ
クとして１％きざみの縮小、拡大にも対応するようにし
ている。

尚、24a,24bはループカウンタ制御部、25a,25bはラツ
チ部、27は３ステートバツフアーで、RAM20a,20bの入力
データの切り換え、28はRAM20a,20bの出力データの切り
換えを行つている。

第９図は倍率データROM22a,22bのループカウンタ制御
部24a,24bの説明図である。

データセレクタ30は、倍率データが100以上か、100未
満かの制御信号で、倍率データと初期データ（ここでは
100とする）をセレクトする。

これは100未満の場合、つまり縮小時、前記RAM20a,20
bのアドレスカウンタ21a,21bのクロツクが、カウンタ31
のクロツクに対し、何カウントかで縮小時の抜き取りデ
ータの量が決定される為、初期値データを選択する（こ
の場合は100ループカウンタとなる）。

また、拡大時、縮小時と同様にすると、ループカウン
タ31では、100/拡大データ量となり、誤差が出るため、
拡大データ量は常に100個とし、１ループ拡大データ量
とすると、拡大データ量/100となり、正確な倍率にあつ
た前記RAM20a,20bのアドレスカウンタ21a,21bのクロツ
クとなる。

上記説明で、縮小時は100ループカウンタ31、拡大時
は拡大データ量のループカウンタを構成する為に、カウ
ンタ31の値と、セレクタ30の値とをコンパレータ32で比
較し、カウンタ値がセレクタ値より多ければ、カウンタ
31のクリヤー信号をコンパレータ32より出力してループ
カウントとする。

このカウンタ31の出力データが、前記ROM22a,22bの下
位アドレスと接続されている。

前述したように、ROMのデータは２ラインでROMの内容
を各々違えて、違和感のない分割部の変倍ができる。し
かし、データ量が膨大な為、非常に作成に時間がかか
る。その為、単純に２ライン分割データROMの内容を同
一にすると、第11図のようになり、分割部の変倍部が違
和感を覚える。第11図において（１）は単純の同一ROM
データ、（２）はその縮小、（３）は拡大データであ
る。

この欠点を補うためには、第10図に示す様に、データ
セレクタ30′のセレクト信号をプリセツトカウンタ31′
のプリセツト値として入力する。

縮小時でRAMのライト時、コンパレータ32′の出力
は、初期データ（ここでは100）が出力され、セレクタ3
0′の出力は、初期データの1/2が出力され、カウンタ3
1′のプリセツト値となる。1/2はビツトをシフトするだ
けでよく、書き出しは第11図のように51番目となり、継
目部は違和感のない変倍となる。

同様に、拡大時はリード時、倍率データの1/2が出力
されプリセツト値となり、継目部は違和感のない変倍と
なる。

上記したように、ROMのデータを２分割で同一とした
とき、一方のラインのループカウンタにデータセレクタ
30′を入れる事により、継目部で違和感のない変倍とな
る。

（効果）本発明は以上述べた通りであり、２分割された画像デ
ータを、一方は主走査方向、他方を逆方向とした事で、（１）同一の変倍処理方式を使用できる（コスト低
減）。

（２）２分割点を違和感のない変倍処理が出来る。

（３）クロツクレートをアツプすることなく、主走査変
倍が容易にできる。

（４）複雑な回路を必要とせず、リアルタイムに高速変
倍処理ができる。

等の効果を奏する。

また、共通の処理データにより拡大、縮小を行うの
で、コストの低減、２分割での回路の共通化を計ること
ができる。

【図面の簡単な説明】

第１図は本発明を用いた画像読取り装置を説明する概略
図、第２図は最大原稿巾とCCDの関係を説明する概略
図、第３図は本発明の画像読取り装置の回路を説明する
ブロツク図、第４図は第３図の回路の動作のタイミング
を説明するタイムチヤート、第5a図、第5b図および第5c
図はそれぞれ画像データの分割を示す説明図、第６図は
変倍処理ブロツク図、第７図はそのタイミングチヤー
ト、第８図は倍率ROMの格納データを示す図、第９図，
第10図はループカウンタ制御ブロツク図、第11図は２ラ
イン分割のデータROMの縮小、拡大時のデータ内容を示
す図である。

Claims

(57)【特許請求の範囲】

【請求項１】読取手段により読み取られた原稿の画像情
報信号を主走査方向の中央で分割し、一方を主走査方向
に読み出し、他方を主走査方向と逆方向に読み出す信号
処理手段、この信号処理手段で読み出された画像情報信
号を記憶する第１の記憶手段、この第１の記憶手段の読
出し、書込みを制御する制御手段、および前記第１の記
憶手段に記憶された画像情報信号を拡大、縮小するため
の処理データを格納する第２の記憶手段を備え、この第
２の記憶手段の前記処理データを前記制御手段のクロッ
クとして前記第１の記憶手段に入力し、前記第１の記憶
手段の読出し、書込みアドレスを可変としたことを特徴
とする画像読取り装置。
【請求項２】前記拡大、縮小は共通の処理データにより
行われることを特徴とする特許請求の範囲第１項記載の
画像読取り装置。