JPS63283357A

JPS63283357A - 画像読取装置

Info

Publication number: JPS63283357A
Application number: JP62117128A
Authority: JP
Inventors: Tomio Sasaki; 富雄佐々木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-05-15
Filing date: 1987-05-15
Publication date: 1988-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、画像読取り装置に関し、より詳細には、複数
個の光電変換素子に画像を投影し、光電変換素子の読取
り画像情報を得る、デジタル複写装置、ファクシミリ、
ＣＡＤ　（Ｃｏｍｐｕｔｅｒ　ＡｉｄｅｄＤｅｓｉｇｎ
　）　、ファイリング入力装置等に適用し得る画像読取
り装置に関するものである。

（従来技術）複数個の光電変換素子（イメージセンサ）を使用する従
来の画像読取り装置においては、各光電変換素子からの
画像データを１ラインにまとめて処理する。この際、画
像データレートを低減するために、１ラインのデータを
偶数、奇数に分割し、パラレル処理するようになされて
いる０画像データを１ラインにまとめて処理するとデー
タレートが早くなり、また、パラレル処理によるとデー
タレートは低減されるが、パラレル処理できない部分（
現状では、例えば変倍処理）は１ラインにまとめなけれ
ばならないため、その時点でデータレートが早くなると
いう欠点がある。

（目的）本発明は、上記従来装置の欠点に鑑みてなされたもので
、その目的とするところは、原稿を中央基準で挿入し、
画像データを中央で分割し、分割された左右の画情報を
同時出力する画像読取装置と、同時に２ライン画情報出
力する画像出力装置との画情報の整合を図ることにある
。

（構成）このために本発明は、画情報信号を主走査方向に複数分
割し、これを複数ライン画情報信号として出力するよう
にしたものである。

以下、本発明の一実施例に基づいて具体的に説明する。

第１図は本発明を使用する画像読取り装置の一実施例を
説明する概略構成図である０図中、１〜４は搬送ローラ
、５は照明装置、６は光学レンズ、７はイメージセンサ
を構成するＣＯＤ　（電荷結合素子）である、この構成
において、原稿は図の矢印の方向に送給され、搬送ロー
ラ１〜４によって搬送される。この搬送中照明装置５に
よって照明された原稿像は光学レンズ６によりＣＣＤ７
に結像される。

この場合に、Ｃ０Ｄ７の１個当たりの有効読取り画素数
は決定されているため、原稿読取り密度が決定すれば読
み取れる原稿中は決定されるが、原稿がＣＯＤで読み取
れる原稿中より大きくなるときは、複数個のＣＯＤを使
用しなければならない。

上述した実施例においてＣ０Ｄ７の１個当たりの有効読
取り画素数は５０００画素で、読取られるべき原稿の最
大原稿中は９１７ｎ、そして原稿読取り密度は１６画素
／１ｍと仮定する。ここでＣＣＤ７の使用個数は上記の
最大原稿中９１７鶴、原稿読取り密度１６画素／１ｍか
ら最大有効読取り画素数は１４６７２画素必要となり、
上記のようにＣＣＤ７の１個当たりの有効読取り画素数
は５０００画素であるので、３個必要となる。

第２図は上記した３個のＣＣＤ７を使用する場合の関係
を説明する概略図で、Ｄは最大原稿中、６ａ〜６ｃは光
学レンズ、７ａ〜７ＣはＣＣＤ、ＯＲは各ＣＣＤの読取
りＱ域の重なりを示す、第２図では最大原稿中りを読み
取るため、３個のイメージセンサ（ＣＣＤ）７ａ〜７ｃ
を使用しており、各ＣＯＤは光学レンズ６ａ〜６ｃによ
り結像され各ＣＯＤの読取り領域はＯＲで示すように重
なり合っている。この重なり領域量は（１５０００−１
４６７２）＋２−１６４画素以内とし、最大読取り原稿
中りを満足するように調整している。

Ｃ０Ｄ７　ａ〜７ｃ上に結像された原稿像はアナログ信
号としてこれらのＣ０Ｄ７ａ〜７ｃから出力されるが、
極めて微小な信号であるため、これらの出力は増幅され
ねばならない。

第３図はＣＣＤから出力された原稿画像の処理回路を略
示するブロック図である０図において７ａ　〜７　ｃは
ＣＣＤ、８ａ〜８ｃは増幅器、９ａ〜９ｄはアナログ／
デジタル変換（Ａ／Ｄ）回路、１０ａ、１０ｂは合成・
分離回路である。第３図においてＣＣＤ７ａ〜７Ｃの出
力は増幅器８３〜８Ｃで増幅される。増幅器８ａ〜８Ｃ
の出力はＡ／Ｄ変換回路９ａ〜９Ｃにおいてアナログ画
像信号を画素毎に多値（例えば６４階調）デジタル画像
信号に変換される。Ａ／Ｄ変換後のデジタル画像信号は
原稿画像のノイズ、光量ムラ、コンタクトガラスの汚れ
、ＣＯＤの感度ムラ等により正規画像データにノイズが
現れる。このため、このノイズ対策として従来はＡ／Ｄ
変換回路においてシェーディング補正がなされている。

このように、各ＣＯＤからの出力はそれぞれ増幅され、
シェーディング補正されかつＡ／Ｄ変換されて多値デー
タとして合成・分離回路１０ａ、１０ｂに入力される。

上記した場合において、各ＣＣＤは同時に走査され、か
つ同時に画素データを出力している。このタイミングは
第４図のタイムチャートに示すように走査同期信号（Ｌ
ＳＹＮＣ）でＣＣＤ７ａ〜７Ｃの主走査方向の同期を取
り、ＣＣＤ７ａ〜７Ｃからの有効データは制御信号（Ｌ
ＧＡＴＥ）により制御される。

また、原稿の副走査方向（挿入速度）はＬＳＹＮＣが副
走査１ｗ当たり１６回の制御信号を出力　　　□するも
のとする。したがって、副走査密度も１６画素／鶴とな
り、主走査密度１６画素／ｌ−と一致している、走査同
期信号はＣＯＤの電荷蓄積時間を一定にさせるため一定
間隔で出力されている。

現在３個のＣＣＤ７ａ〜７ｃからの画像データは走査同
期信号の間でパラレルにアナログ処理されているが、前
述したように、各ＣＣＤＭ像間の重なり量の補正、アナ
ログ処理後のデジタル処理部〔例えば、変倍処理、ＭＴ
Ｆ　（変調伝達関数）処理、平滑化処理等〕もまた走査
同期信号の期間中にデータを処理する必要性から、通常
は３個のＣＯＤからの出力データを１ラインにし、重な
り量を補正している。しかしながら、３個のＣＣＤ７ａ
〜７Ｃの出力データを走査同期信号の期間中に１ライン
にまとめると、画像データの１画素当たりの処理速度が
３倍になる。

本発明では、走査同期信号の間隔３１２．５μｓ中にＣ
ｏＤｌ個当たりの５０００画素を処理すると、１画素当
たりの処理時間は６２．５　ｎｓ／　１画素となるが、
ＣＣＤ３個のデータを１ラインにし３１２．５μ３の期
間中にまとめると、２０．８　ｎａ／　１画素となり、
処理時間が３倍早くなる。しかるに、本発明は、１ライ
ンに３個のＣＯＤの出力データをまとめるのではなく、
最大原稿中りの中央値（ここでは第２図のＣ０Ｄ７ｂの
２４４９画素目を中央画素としている）から左右２分割
して走査同期信号期間中に７５００画素のデータを処理
し、一方は主走査方向、そしてもう一方は逆方向で処理
し、処理時間の低減を図っている。これは原稿挿入位置
が中央基準として挿入されるため、中央で分割処理して
も差し支えないということからなる。

また、処理方向を一方は主走査方向く第３図の合成・分
離回路１０ａ）、そしてもう一方は逆方向（第３図の合
成・分離回路１０ｂ）とすることにより分割された中央
部分が後処理に対し、違和感のない処理ができる。

この違和感のない処理とは、後処理で、例えば画素の間
引き等の処理があった場合、（１）第５ａ図に示すように、原稿を片側基準で画像デ
ータを中央分割させ、一方を主走査方向、もう一方を逆
方向とした場合に、原稿の基準面がどこにあるかを演算
するため、図のａの位宜を演算しなければならない。

（２）第５ｂ図に示すように、画像データを中央分割さ
せ、両方とも同方向に走査した場合、図にｂで示す分割
部分が合わない。

（３）本発明において、第５Ｃ図に示すように、原稿を
中央基準で画像データを中央分割させ、一方を主走査方
向、もう一方を逆方向とした場合に、原稿の基準は中央
で、しかも画像データは違和感なくつながる。

上記＋１１．　（２）、　（３）から判るように、入力
画像データを２ライン分割し、一方を主走査方向、もう
一方を逆方向にすることにより、画素の処理時間の低減
が図られ、しかも後処理での違和感のない画像情報が得
られる。

再び第４図のタイムチャートを参照して、前述したよう
に、走査同期信号（ＬＳＹＮＣ）期間中に３個のＣＣＤ
７ａ〜７Ｃのデータであるデータ７ａ、７ｂ、７ｃはパ
ラレルに処理され、データの有効傾城は走査制御信号（
ＬＧＡＴＥ）で確定する。このデータ７ｂ、７ｃは２分
割処理、合成・分離アップ回路１０ｂに入力され、デー
タ７ｂ。

７ａは２分割処理、合成・分離ダウン回路１０ａに入力
される。

出力データは合成・分離アップ回路１０ａでは入力デー
タ７ｂに関して出力データ２の２４９８画素から４９９
９画素となり、入力データ７ａに関して出力データＸ画
素からＸ＋４８３６画素となり、各々の出力タイミング
は出力ゲート２と３によって制御される。

また、合成・分離ダウン回路１０ｂでは入力データ７ｂ
に関して出力データ３の２５００画素から０画素となり
、入力データ７Ｃに関しては出力データ３のｙ＋４８３
６画素から７画素となり、各々の出力タイミングは出力
ゲート２と３によって制御される。

ここで、合成・分離アップ回路１０ａの出力データは主
走査方向となり、入力データの３／２倍の速度で画像デ
ータが出力され、そして合成・分離ダウン回路１０ｂの
出力データは主走査方向とは逆方向となり、入力データ
の３／２倍の速度で画像データが出力される。

また、ここで、ｘ、ｙの値は、中央のＣ０Ｄ７ｂの画像
データは５０００画素有効とし、左右のＣＣＤ７ａおよ
び７ｃとの重なり量をｘ、　　ｙとしたものである。ｘ
、ｙの値は、前述したように、１６４画素以内とする。

さらに、中央のＣＯＤ　７ｂの中央値分割データが重な
っているのは次段階の画像処理部で必要とするデータで
あるからである。

第６図は第３図の合成・分離アップ回路１０ａ及び合成
・分離ダウン回路１０ｂを示すブロック図である０図に
おいて２０はデータセレクタ、２１はディップスイッチ
、２２は和、２３はインバータ、２４．２５はデータセ
レクタ、２６．２７はアドレスカウンタ、２８．２９は
和、３０．３１はナントゲート、３２．３３はデータセ
レクタ、３４．３５はアドレスカウンタ、３６．３７は
ナントゲート、３８はデータセレクタ、３９．４０゜４
１はフリップフロップ、４２〜４５はトグルＲＡＭ（ラ
ンダムアクセスメモリ）、４６．４７は３ステートバツ
フア、４８〜５０はデータセレクタ、５１はインバータ
、５２〜５５はフリップフロップ、５６〜５９はアンド
ゲート、６０はデータセレクタである。

上記構成の回路の動作について、以下に第７図のタイム
チャートを参照しながら説明する。

１合成・分離アップの場合入力データ７ａと７ｂは、各々フリップフロップ４０と
４１とでラッチされ、３ステートバッファ４６．４７で
トグルＲＡＭ４２または４３、ＲＡＭ４４または４５の
データ出力を選択している。

選択信号はナントゲート５６．５７で制御されている（
第７図の制御信号Ｇ、Ｈ）、３ステートバッファ４６．
４７はして出力するものとする。

トグルＲＡＭ４２〜４５の書込み読出し制御はＣ３，Ｗ
Ｅ信号で制御され、Ｃ８はアンドゲート５８、　５９　
（第７図１．Ｇ）により書込みのタイミングをＣ８とＷ
Ｅで読出しのタイミングを制御している（第７図Ｅ、Ｆ
、１．Ｊ）、Ｃ３の制御信号である第７図の１．　　Ｊ
信号はＣＬＫＩのクロックを遅延回路５４でずらしたも
のと、フリップフロップ５３のトグルモード信号Ｅ、　
Ｆのアンドを取ったものである。

また、フリップフロップ４３のクロックとなるものは前
述したＬＧＡＴＥ　（第４図）をＣＬＫ　１のインバー
タ５１で反転した信号でラッチしたものがクロックとな
る（タイミング的には第７図のＣ，Ｅ、Ｆを参照）、３
ステートバツフア４６゜４７の選択信号はフリップフロ
ップ５３のＥ、　　Ｆ信号とフリップフロップ５２のＬ
ＧＡＴＥラッチ信号のナンド出力信号である。

さらに、トグルＲＡＭ４２〜４５のアドレスカウンタは
それぞれアドレスカウンタ２６．２７゜３４．３５と接
続されている。トグルＲＡＭは一方のＲＡＭが書込み動
作中であれ゛ば、他方のＲＡＭは読出し中となるもので
、ここでは現在入力されるデータは一方に書き込まれ、
他方のＲＡＭは前段階で入力されたデータを読出してい
る。データセレクタ４８．４９はトグルＲＡＭの読出し
データを選択して出力するものとする。この選択信号は
フリップフロップ５３のＥ信号で制御されている。

データ７ｂの読出し書込みを行うＲＡＭ４２゜４３のア
ドレスカウンタ３４．３５はプリセット可能なアップカ
ウンタであり、カウントアツプクロック、カウント開始
、終了の制御信号、初期カウント信号によって制御され
る。カウンタのクロックはＣＬＫＩのインバータ出力Ｂ
とＣＬＫ２のＡとによって制御され、前述したように、
ＢのクロックはＬＳＹＮＣ期間中に５０００画素を処理
可能なりロックで、ＡのクロックはＬＳＹＮＣ期間中に
７５００画素を処理可能なりロックである。

まず、カウンタ３４がＲＡＭ４２の書込みアドレス制御
のとき、カウンタ３４のクロックはデータセレクタ６０
の０信号が人力され、これはＢのクロックとなる。その
ときプリセットの初期カウント値は０からとなり、これ
はデータセレクタ３２で設定データ４が０となっていて
（設定データ５は２４９８）選択信号ＣによりＯ出力が
カウンタのプリセット値になるからである。カウント開
始終了信号はデータセレクタ６０のＭ信号で前述のフロ
ップフリップ５２のＣ信号ＣＬＧＡＴＥラッチ信号）と
なる、従って、ＲＡＭ４２にはデータ７ｂの５０００画
素のデータがアドレスθ〜４９９９まで書き込まれる（
第７図Ｔ）。

ＲＡＭ４２が書込み動作中、ＲＡＭ４３は読出し中で、
カウンタ３５がＲＡＭ４３の読出しアドレス制御のとき
、カウンタ３５のクロックはデータセレクタ６０のＰ信
号が入力され、これはＡのクロックとなる。そのとき、
プリセットの初期値２４９８となり、これはデータセレ
クタ３３で設定データ７が２４９８となっていて（設定
データ６はＯ）、選択信号Ｃにより２４９８出力がカウ
ントのプリセット値になるからである。カウント開始終
了信号はデータセレクタ６０のＮ信号であり、前述のフ
リップフロップ５５のＤ信号（ＬＧＡＴＥ、クロックＡ
ラッチ信号）である、このとき、５０００カウント目で
ナントゲート３７からの信号がデータセレクタ３８の出
力Ｒの信号となり、フリップフロップ３９のセット信号
Ｑとなる。

ＲＡＭ４２．４３の動作は上記の動作を繰り返している
。

カウンタ３４が読出し動作のときはナントゲート３６か
らの信号がデータセレクタ３８の出力Ｒの信号となり、
フリップフロップ３９０セツト信号Ｑとなる。

また、読出し時２４９８からアドレスを開始するのは、
中央のイメージセンサ（ＣＯＤ）７ｂのデータを中央分
割させ、この合成・分離アップは主走査方向と同方向で
あるからアップカウントとした。

データ７ａの読出し書込みを行うＲＡＭ４４゜４５のア
ドレスカウンタ２６．２７はプリセット可能なアップカ
ウンタであり、カウントアツプクロック、カウント開始
終了の制御信号、初期カウント信号によって制御される
。カウントのクロックはＣＬＫ　１のインバータカ出力
Ｂと、ＣＬＫ２のＡとによって制御されている。

まず、カウンタ２６がＲＡＭ４４の書込みアドレス制御
のとき、カウンタ２６のクロックはデータセレクタ６０
の０信号が入力され、これがＢのクロックとなる。その
ときプリセットの初期カウンタ値は０からとなる。これ
はデータセレクタ２４設定データ２がＯとなっていて（
データセレクタ２４のもう一方の入力値は重なり量を調
整したＸ値）、選択信号ＣによりＯ出力がカウンタのプ
リセット値になるからである。カウント開始終了信号は
データセレクタ６００に信号であり、前述のフリップフ
ロップ５２のＣ信号（ＬＧＡＴＥラッチ信号）となる、
したがって、ＲＡＭ４２にはデータ７ａの５０００画素
のデータがアドレスθ〜４９９９まで書き込まれる（第
７図Ｕ）。

ＲＡＭ４４が書込み動作中、ＲＡＭ４５は読出し中で、
カウンタ２７がＲＡＭ４５の読出しアドレス制御のとき
、カウンタ２７のクロックはデータセレクタ６０のＰ信
号が入力され、これはへのクロックとなる。そのときプ
リセットの初期値は重なり量Ｘとなり、これはデータセ
レクタ２５で選択された値となっていて（設定データ３
はＯ）、選択信号ＣによりＸの出力がカウンタのプリセ
ット値になるからである。カウント開始終了信号はデー
タセレクタ６０のＬ信号であり、前述のフリップフロッ
プ３９０セツト信号により、カウント開始時カウント値
がｘ＋４８３６になったとき、フリップフロップ３９の
リセット信号Ｓが出力され、フリップフロップ３９のＱ
出力により終了となる。このＱ出力により、データセレ
クタ４０の出力データを選択し、Ｘを出力するものとす
る。

ＲＡＭ４４．４５の動作は上記の動作を繰り返している
。

また、データフａとデータ７ｂの重なり量をデータ７ａ
だけで調整することにより簡単な構成となり、調整のし
易さを考慮している。この調整は外部計測器（例えば、
オシロスコープ）またはプリンタとの接続による画像で
ディップスイッチ２１による調整としている。

さらに、データ７ａの有効データを４８３６画素として
いるため（この理由は前述のとおり）、ディップスイッ
チ２１の重なり量の補正値Ｘはオフセット値として見て
よく、そのため重なり量補正値のためのディツブスイッ
チ２１の出力のインバータ出力とカウント値の和を取る
ことにより、（すなわち、ｘ＋４８３６−ｘ−４８３６
）　、その４８３６カウントは和２８の出力のデータと
して確定するため、その信号のナンドを取ることにより
データ７ａの読出しカウントを確定し、読出しカウンタ
のフリップフロップ３９のリセット値としている。

２合成・分離ダウンの場合この場合、合成・分離ダウンのＲＡＭ書込み動作は合成
・分離アップの場合のＲＡＭ書込み動作と同一のため説
明は省略する。ただし、カウンタはアップ／ダウンカウ
ンタであり、書込み中はアップカウントとする。

次に合成・分離ダウンのＲＡＭ読出し動作を説明する。

データ７ｂの場合において、ＲＡ　Ｍ　４２が書込み動
作中、ＲＡＭ４３は読出し中で、カウンタ３５がＲＡＭ
４３の読出しアドレス制御のとき、カウンタ３５のクロ
ックはデータセレクタ６０のＰ信号が入力され、これが
Ａのクロックとなる。そのときプリセットの初期値は２
５００となり、これはデータセレクタ３３で設定データ
が２５００となっていて（設定データ６は０）、選択信
号Ｃにより２５００出力がカウントのプリセット値にな
るからである。カウント開始終了信号はデータセレクタ
６０のＮ信号であり、前述のフリップフロップ５５のＤ
信号（ＬＧＡＴＥ、クロックＡラッチ信号）である。ま
た、カウンタ３５がアップ／ダウンカウンタのため、ア
ップ／ダウン制御信号Ｃにより読出し時はダウンカウン
トとする。このとき０カウント−１目でナントゲート３
７からの信号がデータセレクタ３８の出力Ｒ信号となり
、フリップフロップ３９０セツト信号Ｑとなる。この場
合ＲＡＭ４２．４３の動作はトグル動作となっている。

さらに、読出し時２５００からアドレスを開始するのは
、中央のＣＯＤ　（第２図７ｂ）のデータを中央分割さ
せ、この合成・分離ダウンは主走査方向と逆方向である
からダウンカウントとした。

データ７ｃの場合において、同様にＲＡＭ４４が書込み
動作中、ＲＡＭ４５は読出し中であり、カウンタ２７が
ＲＡＭ４５の読出しアドレス制御のとき、カウンタ２７
のクロックはデータセレクタ６０のＰ信号が入力され、
これはＡのクロックとなる。そのときプリセットの初期
値はｙ＋４８３６となり（重なり１ｔｙ）　、これはデ
ータセレクタ２５で選択された値となっていて（設定デ
ータ３は０）、セレクタ信号Ｃによりｙ＋４８３６がカ
ウンタのプリセット値になるからである。カウント開始
終了信号はデータセレクタ６０のＬ信号であり、前述の
フリップフロップ３９のセット信　７号によりカウント
開始カウント値がｙとなったとき、フリップフロップ３
９のリセット信号Ｓが出力され、フリップフロップ３９
のＱ出力により終了となる。このＱ出力によりデータセ
レクタ５０の出力データを選択しＸを出力するものとす
る。

また、カウンタ２７はアップ／ダウンカウンタのため、
アップ／ダウン制御信号Ｃにより読出し時ダウンカウン
トとする。この場合ＲＡＭ４４．４５の動作はトグル動
作となっている。

また、データ７ｂ、７ｃの重なり量をデータ７Ｃだけで
調整することにより簡単な構成となり、調整のし易さを
考慮している。この調整は外部計測器（例えば、オシロ
スコープ）またはプリンタとの接続による画像でディッ
プスイッチ２１による調整としている。

データ７ｃの有効データを４８３６画素としている（こ
の理由は前述の通り）ため、ディツブスイッチ２１の重
なり量の補正値ｙはオフセット値として見てよく、その
ため、重なり量補正値ｙ＋４８３６画素をディップスイ
ッチ２１の出力とし、そのインバータ出力とカウント値
の和を取る（ｙ＋４８３６−４８３６−ｙ）ことにより
、この４８３６カウントは和２８の出力データとして確
定するため、その信号のナンドを取ることによりデータ
７Ｃの読出しカウントを確定し、読出しカウンタのフリ
ップフロップ３９のリセット値としている。

第３図の合成・分離アップ回路ｔＯａ及び合成・分離ダ
ウン回路１０ｂの後処理としてデジタル処理部で画像情
報を処理する。この場合のデジタルフィルタは従来技術
においてローパスフィルタ、バイパスフィルタ、バンド
パスフィルタ等が考えられている８例えば、フィルタと
しては、第９図のような３×３マトリクスのデジタルフ
ィルタが考えられる０図においてＩ５が注目画素で、Ｘ
１〜Ｘ４及びＸ６〜Ｘ９は周辺画素である。

フィルタにおいて処理すべき注目画素の周辺画素も考慮
し、また、画像認識においても注目画像の前の濃度も参
照すれば、第３図において合成・分離アップと合成・分
離ダウンの２ラインに分割するとき、その分割部分を数
画素重複させることにより、各ラインで後処理に必要な
画素を付は加え、後処理で支障のないようにすることが
出来る。

また第３図において、１１ａ、１１ｂは前述したように
、画像処理部、変倍処理部、画像の２値化等の処理部が
入っていて、各々１０ａ、１０ｂから送られてくる２分
割データが処理される。この時点で中央部の画像オーバ
ラップ分が使用され、有効データは、ｌｌａの出力では
、２５００〜４９９９　（ｘ）　〜ｘ＋４８３６、ｌｌ
ｂの出力では、ｙ−ｙ＋４８３６　（ｏ）〜２４９９と
なり、合成処理部１２へ出力される。

前述したように、１１ａ、１１ｂは各充電変換素子７ａ
、７ｂ、７ｃの画像データを中央から左右２分割して走
査同期信号期間中に、７５００画素のデータを処理して
いるが、合成処理部１２では、さらにｌｌａ、ｌｌｂの
各継目処理のデータを２ＸＸ走査期信号期間中に合成さ
せ、２ライン同時にするものである。２ライン出力は後
述するように画像出力部（例えばプリンター等）のイン
ターフェースに合わせる為である。

ここでまず、処理部１１ｂの画像データは画像中央部よ
り画像端部へ主走査逆方向で走査されている為、主走査
方向へ戻す必要がある。

第１０図で画像データＸ′は、主走査逆方向の中央部に
て分割された画像信号であり、トグルＲＡＭ１４０に入
力される。このときのアドレスはアドレスカウンタ１４
１にて、ＵＰカウントされながら制御され、ＲＡＭ１４
０にライトされる。

この時、ＵＰカウントのプリセット値は１である。

ＲＡＭ１４０はトグルＲＡＭで、一方がライトされてい
れば、一方はリードしていて、リード時ＲＡＭ１４０の
アドレスはＤＯＷＮカウントになる。このときＤＯＷＮ
カウントのプリセット値は７３３６　（２５００〜０　
（ｙ＋４６３６）〜ｙ）となり、タイミングチャート第
７ｂ図のＸｌとして出力される。このＸｌが第９図の出
力データ３となる。また、同様に画像データＶ′は主走
査方向の中央部で分割されたデータであり、ＲＡＭＩ４
０に入力され、この時のアドレスカウンタはＵＰカウン
トし、プリセット値は１であり、またリード時もアドレ
スカウンタはＵＰカウントし、プリセット値は１となり
、副走査方向に１ライン遅延された形となり、Ｘ＃と副
走査方向に整合をとる。ここで２分割された画像データ
は、主走査方向で２分割同時出力された事になり、次の
ステップへ進む。

詳細を第８図、第９図にて説明する。

第９図中、１０１，１０２．１０３は、ＦｉｒｓｔＩｎ
　Ｆｉｒｓｔ　　Ｏｕｔメモリであり、メモリ内に最初
に入力された画像データが最初に出力されるもので、入
力（ライト）、出力（リード）はそれぞれＷ（ライト）
、Ｒ（リード）の制御信号によりリセットされ、画像デ
ータに同期したＣＬＫによりライト、リードされるもの
である。第３図にて左右２分割処理されたデータ、出力
データ２、出力データ３は出力ゲート１により有効デー
タとして制御され、ＦＩＦＯメモリ１０１に入力される
。

その時、メモリ１０１からは前ＬＳＹＮＣのデータが出
力され（■、■）、また１０２に１０１のメモリの出力
データ（■、■）が入力され、他方、出力データ■はセ
レクタ１０３に同時に入力され、また出力データ■はＦ
ＩＦＯメモリ１０４に人力される。ＦＩＦＯメモリ１０
２に画像データ■。

■が入力されるとき、出力データは、出力゛ゲート１に
同期して■、■とじて出力される。出力データ■はセレ
クタ１０３のＡ入力として入力され、他方、出力データ
■は、ＦＩＦＯメモリ１０４に入力される。ここでＦＩ
ＦＯメモリ１０１のＷ。

Ｒ，１０２のＷ、Ｒ，１０４のＷは出力ゲートｌに同期
し人、出力される。

ＦＩＦＯメモリ１０４のＲ信号は、ＬＳＹＮＣの分周さ
れた信号■と、出力ゲート１のＡＮＤ　１０８をとり（
データ■）データ■の反転１０９の信号■により制御さ
れ、この信号はセレクタ１０３のセレクト信号にもなる
。つまり、セレクタ１０３に入力される画像データは第
８図の出力ゲート３個目で、１−１．２−１のｙ〜ｙ＋
４８３６（０）〜２４９９までのデータが六入力され、
出力ゲートがＬｏ−になったとき、Ｂ入力には１−１゜
１−２の２５００〜４９９９　（ｘ）　〜ｘ＋４８３６
のデータがＢ入力される事になり、セレクト信号■でセ
レクタ１０３からは２ＸＸ走査期信号期間中に２ライン
の出力データとして画像データが出力される。この２ラ
イン出力データの有効データ長としてのゲート信号はカ
ウンタ１０７により作成され、あるカウント値になった
時、ＮＡＮＤゲート１１１によりＦ／Ｆ　１１２のリセ
ット信号となる。又Ｆ／Ｆ　１１２のセット信号はＦ／
Ｆ　１０６と、反転１０９の信号０ＲＩＩＯにより作成
されるデータ■、データ■である。さらに、この時点で
走査同期信号は、今までＬＳＹＮＣとしていたが、ここ
で２ＸＸ走査期信号にする為ＡＮＤ１１３により２ＸＸ
走査期信号としている。このことにより、画周波数はＬ
ＳＹＮＣ期間中で、全ての画素を取り扱う場合に比べ、
１／２に低減され、これは１ライン画像データを左右に
２分割処理する時と同じ画周波数となり、さらに前述し
たように、左右２分割処理をした場合の不具合点も改善
できる。

今までの説明でもわかるように、２ＸＬＳＹＮＣ期間中
に２ラインデータに変換する時、本発明は、まず、最初
にＬＳＹＮＣ期闇中に１ライン画像データを２分割処理
をしているが、最初にＬＳＹＮＣ期間中に２個の光電変
換素子の画像データをまとめ、その後２ＸＬＳＹＮＣ期
間中に２ラインデータにする事も考えられる。但し、そ
の方式であると画周波は、ｔ、　ｓ　ｙ　Ｎ　Ｃ＝、１
１間中にすべての画像データを扱う場合に比べ、画周波
数が低減されるか、ＬＳＹＮＣ期間中２個の充電変換素
子の画像データをまとめる時、一時的に本発明より、画
周波数がＵＰする。

また同様に、本発明において２ＸＬＳＹＮＣ期間中２ラ
インデータとしたが、３ＸＬＳＹＮＣ期間中、３ライン
デ一タ等々に分割する事により、画周波数の低減を図る
事も考えられる。

また本発明において、画像出力部（例えばプリンター等
）が２ライン出力とした場合、画像読取部からの出力デ
ータを２ライン出力する事により、インターフェースの
整合が取れ、容易に接続できる。

画像出力部が２ライン出力となる理由はプリンタ一部の
画周波数の低減、またはプリンター出カスピードを高速
にする場合、１ライン出力では限度があるためであり、
これはＬＤの駆動周波数またはポリゴンミラー駆動モー
ターの回転数等の問題から来ている。その為、本発明で
は２ライン出力としてＬＤを２個パラレルに出力する場
合に該当する。同様に画像出力部が複数出力の時も第３
図１２において複数ラインにする事も可能である。

（効果）本発明は以上述べた通りで弗り、本発明によれば、（１１１方式のインターフェース装置により、画情報信
号の読取部と出力部の整合が容易になる。

（２）複数個の光電変換素子を用いた原稿読取装置で各
々の光電変換素子の継目調整が容易にできる。

（３）光電変換素子間の継目調整をする場合に画情報信
号の周波数変換が容易である。

等の効果を奏する。

【図面の簡単な説明】

第１図は本発明を用いた画像読取り装置を説明する概略
図、第２図は最大原稿中とＣＯＤの関係を説明する概略
図、第３図は本発明の画像読取り装置の回路を説明する
ブロック図、第４図は第３図の回路の動作のタイミング
を説明するタイムチャート、第５ａ図、第５ｂ図および
第５Ｃ図はそれぞれの画像データの分割を示す説明図、
第６図は合成・分離アップ回路、ダウン回路を示す図、
第７ａ図、第７ｂ図はそのタイムチャート、第８図は第
９図に示す回路のタイムチャート、第９図。第１０図は本発明の要部に係るブロック図である。７ａ、７ｂ、７ｃ・・・複数個の光電変換素子。第１図第２図第５ａ図中天

Claims

【特許請求の範囲】

複数個の光電変換素子を用いた画像読取装置において、
原稿の画情報信号を記憶する記憶手段、前記記憶手段の
読出し、書込みを制御する読出し、書込み制御手段、前
記記憶手段のアドレスをカウントするカウント手段、前
記記憶の画情報信号を選択する選択手段を備え、前記記
憶手段により、各々の光電変換素子から得られる画情報
信号を記憶し、前記記憶手段のアドレスを制御するカウ
ント手段と選択手段により、画情報信号を主走査方向に
複数分割し、複数分割された画情報信号を、前記記憶手
段、前記選択手段により複数ライン画情報信号として出
力する事を特徴とする画像読取装置。