JPH08138037A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【目的】 両面読取時でも、読取速度を低下させること
なく原稿画像を読み取ること。 【構成】 ＣＣＤ１−２，１−３上に結像された第１ラ
インの画像は、ＣＣＤ１−２，１−３内で光電変換さ
れ、シフトパルス１−ａのタイミングにより出力され
る。これらの信号はＡ／Ｄ変換回路１−５でデジタル信
号に変換され、ＦｉＦｏ書込みクロック１−ｃ（５ＭＨ
ｚ）に従ってＦｉＦｏ１−６，１−７に書き込まれる。
次に表面用のＦｉＦｏ１−６は、次のラインの画像が入
力される前に上記書込まれた信号が読出しクロック（１
０ＭＨｚ）により読出される。裏面用のＦｉＦｏ１−７
は長さ（ワード数）がＣＣＤ１−３の画素数の１．５倍
であるため、第１ラインのデータを書込み終った時点
で、全体の２／３だけデータが書き込まれている。次
に、次のラインの画像データがＦｉＦｏ１−７に書き込
まれ、表面と同様にして裏面用ＦｉＦｏ１−７の読出し
が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は原稿の両面を同時に読取
る画像読取装置に関するものである。

【０００２】

【従来の技術】近年、電子ファイル等の画像を扱う情報
処理装置の発達に伴い、原稿を光学的に読取るスキャナ
と呼ばれる画像読取装置が発達してきた。これらの装置
が扱う原稿は、シート状で両面に情報が書かれているも
のが多い。又、この様な原稿の例として、伝票，小切手
などがあるが、これらは、一般的に、短時間に処理すべ
き枚数が多く、高速処理が必要である。これらのことよ
り、画像読取装置の機能として、シート状の原稿の両面
を高速に読取ることが重要な機能となってきている。

【０００３】図６に従来の両面画像読取装置の例を示
す。

【０００４】図６において、原稿台６−１におかれた原
稿６−２は、送りローラ６−３により、分離ローラ６−
４に送られる。この分離ローラは、上側が送り方向、下
側がもどし方向に回転しているため、原稿は一枚づつ分
離される。分離された原稿は、送りローラ６−５により
搬送される。この間、原稿はランプ６−６により照明さ
れ、図面に垂直な１ラインの両面（表面および裏面）の
画像は、鏡６−７，レンズ６−８により、ライン形ＣＣ
Ｄ６−９上に結像する。

【０００５】このＣＣＤ６−９は、ＣＣＤ駆動回路６−
１１からの駆動信号６−ａ，６−ｃにより駆動され、出
力６−ｂ，６−ｄが得られ、これらはアナログスイッチ
６−１０により、１ラインごとに合成され、６−ｅとな
る。

【０００６】図７は図６の各出力のタイミングを示す。
これに添って説明する。ＣＣＤ駆動信号６−ａ，６−ｃ
の内、シフトパルス６−ａ′（６−ａに含まれる），６
−ｃ′（６−ｃに含まれる）を、通常の倍のパルス間隔
とし、表の画像信号６−ｂがＣＣＤから出力し終った
後、裏のパルス６−ｃ′を入力することにより、次に裏
の画像信号６−ｄが得られる。この得られた６−ｂ，６
−ｄをアナログスイッチにより、交互に切換えてとり出
すことにより、表裏が１ラインに合成された画像信号６
−ｅが得られる。

【０００７】この画像信号はＡ／Ｄ変換回路６−１２で
デジタル化され、その後、画像処理回路６−１３でエッ
ジ強調，疑似多値処理等の画像処理により白黒に二値化
され、画像圧縮回路６−１４により圧縮され、両面画像
データとして出力される。

【０００８】上記方法では表裏信号を一ラインとするこ
とにより、合成した後の回路が一組で良いため、回路を
簡素化できる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来例では、片面の読取りに比べて見かけ上一ラインの長
さが倍となるため、読取速度が１／２となる欠点があ
る。

【００１０】本発明の目的は、上記問題を解消し、両面
読取時においても読取速度を落すことなく画像を読取る
画像読取装置を提供することにある。

【００１１】本発明の他の目的は、ファーストイン−フ
ァーストアウト型メモリを使用することによって両面読
取時においても読取速度を落すことなく画像を読取る画
像読取装置を提供することにある。

【００１２】本発明のさらに他の目的は、前記ファース
トイン−ファーストアウト型メモリを効率的に使用する
ことができる画像読取装置を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１にかかる発明は、原稿の両面を各々別のセ
ンサで読取り、当該各センサから出力された信号を時間
的にずらして合成し、一つの信号として画像処理する画
像読取装置において、前記画像処理における前記各セン
サからの画素データの伝送速度が、前記各センサから画
素データを出力する際の速度のｎ（ｎ：正の数）倍であ
ることを特徴とする。

【００１４】また、請求項２にかかる発明は、請求項１
において、前記各センサから出力された信号をデジタル
信号に変換する手段と、前記各デジタル信号を合成して
１つの信号とする前に一時記憶する２つのファーストイ
ン−ファーストアウト型メモリと、前記各センサの画素
データ出力の際の速度と同じ速度の書込みクロックおよ
び前記画像処理の際の画素データの伝送速度と同じ速度
の読出しクロックを前記各メモリに供給する手段とを具
えたことを特徴とする。

【００１５】さらに請求項３にかかる発明は、請求項２
において、前記２つのメモリのうち、時間的に早く読出
す方のメモリのワード数を対応する前記センサの１ライ
ンの画素数と少なくとも同じにし、他のメモリのワード
数を対応する前記センサの１ラインの画素数の少なくと
も１＋１／ｎ倍とすることを特徴とする。

【００１６】さらに請求項４にかかる発明は、請求項２
において、前記２つのメモリのうち、時間的に早く読出
す方のメモリのワード数を対応する前記センサの１ライ
ンの画素数の少なくとも１−１／ｎ倍と同じにし、他の
メモリのワード数を対応する前記センサの１ラインの画
素数と少なくとも同じとすることを特徴とする。

【００１７】

【実施例】

（第１の実施例）図１に本発明の実施例を示す。本実施
例ではＣＣＤの駆動クロックを５ＭＨｚ、画像処理回
路，圧縮回路の動作クロックを１０ＭＨｚとした。又、
説明のため、両面原稿の１つの面を表面、他の面を裏面
とした。図１において１−１は各駆動クロックを発生す
るクロック発生回路、１−２は表面読取用ＣＣＤ、１−
３は裏面読取用ＣＣＤ、１−４は１−ａのシフトパルス
を含む各種ＣＣＤ駆動信号を発生するＣＣＤ駆動回路、
１−５はＣＣＤ１−２，１−３からの出力アナログ信号
をデジタル信号に変換するＡ／Ｄ変換回路、１−６は表
面用のＦｉｒｓｔ ｉｎ Ｆｉｒｓｔ ｏｕｔ型メモリ
（以下、ＦｉＦｏ）であって、Ａ／Ｄ変換回路のビット
数と同じか、またはそれ以上のワード幅、ＣＣＤ１−２
の画素数と同じか、またはそれ以上のワード数を持って
いる。１−７は、ＦｉＦｏ１−６と同じワード幅、ＣＣ
Ｄ１−３の画素数の１．５倍以上のワード数を持った裏
面用のＦｉＦｏ、１−８は、ＦｉＦｏ１−６，１−７の
出力を合成する合成回路である。１−９は、エッジ強
調，疑似多値処理，二値化等の画像処理を行なう画像処
理回路、１−１０は画像圧縮を行なう画像圧縮回路であ
る。又、図２に各信号波形を示す。図２において、１−
ａはＣＣＤ駆動信号であるが、ここではシフトパルスを
代表して示してある。１−ｂは、表面ＣＣＤ出力波形、
１−ｃは表面，裏面ＦｉＦｏ書き込みクロック、１−ｄ
は表面ＦｉＦｏ読み出しクロック、１−ｅは表面ＦｉＦ
ｏ読出し波形、１−ｆは裏面ＣＣＤ出力波形、１−ｇは
裏面ＦｉＦｏ読み出しクロック、１−ｈは裏面ＦｉＦｏ
読出し波形、１−ｉは、合成回路１−８の出力波形であ
る。ただし、１−ｅ，１−ｈ，１−ｉは、デジタル信号
のため、実際とは異なるが、説明のために、Ｄ／Ａ変換
した波形で示す。

【００１８】図１の実施例を図２の波形タイミングに従
って説明する。従来例と同様に、ＣＣＤ１−２，１−３
上に結像された第１ラインの画像は、ＣＣＤ１−２，１
−３内で光電変換され、シフトパルス１−ａのタイミン
グにより、表面は１−ｂの（Ｆ−１）、裏面は１−ｆの
（Ｂ−１）の様に出力される。これらの信号はＡ／Ｄ変
換回路１−５でデジタル信号に変換され、ＦｉＦｏ書込
みクロック１−ｃ（５ＭＨｚ）に従ってＦｉＦｏ１−
６，１−７に書き込まれる。次に表面用のＦｉＦｏ１−
６は、次のラインの画像（Ｆ−２）が入力される前に
（Ｆ−１）が読出しクロック（１０ＭＨｚ）により１−
ｅの（Ｆ−１）′のように読出される。又、次のライン
の画像（Ｆ−２）が入力されても、読出しクロックの方
が速いため、問題なく、ＦｉＦｏ１−６から（Ｆ−１）
を読出すことができる。

【００１９】裏面用のＦｉＦｏ１−７は、長さ（ワード
数）がＣＣＤ１−３の画素数の１．５倍あるため、第１
ラインのデータを書込み終った時点（図２の）で、図
３の（１）の斜線の様に全体の２／３だけデータが書き
込まれている。なお、ＦｉＦｏ１−７は、一般的に最終
アドレスの次に最初のアドレスとなる、リング形式をと
っているため、図３の様に円で示している。

【００２０】次に、次のラインの画像データ（Ｂ−２）
がＦｉＦｏ１−７に書き込まれ、かつ、（Ｆ−１）が
（Ｆ−１）′のようにＦｉＦｏ１−６から読出された時
点（図２の）で、裏面用ＦｉＦｏ１−７の読出しが始
まる。この時のＦｉＦｏ１−７の状態は図３の（２）と
なる。表面用ＦｉＦｏと同様、読出しの方が書き込みよ
りも速いため、（Ｂ−１）のデータは順調に読み出さ
れ、次のラインの画像データ（Ｂ−２）の書き込みが終
了した時点では、ＦｉＦｏ１−７の内容は図３の（３）
の様に、（Ｂ−１）は全て読出され、次のラインの画像
データが入力される領域（斜線なしの部分）が確保され
ている。

【００２１】又、それぞれのＦｉＦｏから読み出された
データ（Ｆ−１）′，（Ｂ−１）′は合成回路１−８に
より一ラインに合成され、画像処理回路１−９に入力さ
れ、ついで画像圧縮回路１−１０に入力される。これら
の回路も１０ＭＨｚのクロックで処理を行なうため、次
のラインのデータがＦｉＦｏ１−６，１−７より出力さ
れるまでに処理を終え、出力することができる。

【００２２】この実施例では、説明のため書込みクロッ
クを５ＭＨｚとし、読出しクロックを１０ＭＨｚとした
が、これらの周波数にする必要はなく、又、読出しクロ
ックを書込みクロックのｎ倍とした場合、裏面用のＦｉ
Ｆｏは、ＣＣＤ１ライン分の１＋１／ｎ倍のワード数が
必要なことは明らかである。

【００２３】（第２の実施例）第１の実施例ではＣＣＤ
の１ライン分のデータがＦｉＦｏに入力してから、同Ｆ
ｉＦｏを読み出していたが、第二の実施例では、ＣＣＤ
からのデータが１／２ライン分ＦｉＦｏに入力された時
点で、ＦｉＦｏからの読み出しを開始する。このことに
より表面用のＦｉＦｏはＣＣＤの１ライン分の画素数の
半分のワード数、裏面用のＦｉＦｏはＣＣＤの１ライン
分の画素数と同じワード数のもので実現できる。

【００２４】第２の実施例のハードウェアの構成は、Ｆ
ｉＦｏの長さ（ワード数）を除いて第１の実施例（図
１）と同じであり、図４にタイミングチャートを示す。
ここで図４に従って説明を行なう。

【００２５】第１の実施例と同様に表面および裏面ＣＣ
Ｄ上に結像された第１ラインの画像データは、シフトパ
ルス１−ａのタイミングにより、表面ＣＣＤからは１−
ｂの（Ｆ−１）、裏面ＣＣＤからは１−ｆの（Ｂ−１）
の様に出力される。これらの信号は同様にＡ／Ｄ変換さ
れ、５ＭＨｚのクロック１−ｃに従って表面および裏面
用の各ＦｉＦｏに書込まれる。次にこの第２の実施例で
は、ＣＣＤからの画像データが１／２ライン分、表面お
よび裏面用のＦｉＦｏに書込まれた時点（図４の）
で、１０ＭＨｚのクロック１−ｄにより、表面用ＦｉＦ
ｏから１−ｅの様にデータを読み出す。この時点では、
表面用ＦｉＦｏは、図５の（１）の様に丁度最終アドレ
スまでデータが書込まれているが、書込みの倍の速度の
クロックにより表面用ＦｉＦｏから読出すことにより、
同ＦｉＦｏの先頭アドレスより、順次データ領域が空い
てくる。次に表面用ＦｉＦｏのデータを３／４程度読み
出した時点（図４の）の表面用ＦｉＦｏの状態を図５
の（２）に示す。図の様に読出し速度が書込み速度より
速いため、ＦｉＦｏに空領域ができていることがわか
る。ＣＣＤデータの書込みが終了に近くなった時点（図
４の）の表面用ＦｉＦｏの状態を図５の（３）に示
す。図の様に、最終アドレスまでのアドレス距離は、読
出しアドレスに対するものが、書込アドレスのものに対
して倍となっている。この様に、一ライン分のデータを
書込んだ時点で、書込アドレスと、読出しアドレスと
は、最終アドレスに等しくなり、すなわち、初期と同じ
状態になり、次のライン（Ｆ−２）を書込める状態とな
る。裏面のデータに関しては、裏面用ＦｉＦｏは、１ラ
イン分あり、２ライン目が書込まれる前に１ライン目を
読み出すため、問題なく読み書きできる。

【００２６】以上の様に表面データ（Ｆ−１）′、裏面
データ（Ｂ−２）′は高速に読出され、表裏１ラインの
データとして合成される。

【００２７】第１の実施例では、１ラインの初めを示す
信号（水平同期信号）をＣＣＤのシフトパルスと共有す
ることができたが、この第２の実施例では、別に作成す
る必要があるが、ＦｉＦｏが小さくてすむ利点がある。

【００２８】又、この第２の実施例では、説明のため書
き込みクロックを５ＭＨｚ、読出しクロックを１０ＭＨ
ｚとしたが、特にこれらの周波数である必要はなく、読
出しクロックを書込みクロックのｎ倍とした場合、表面
用ＦｉＦｏは、ＣＣＤ１ライン分の（１−１／ｎ）必要
なことは明らかである。

【００２９】

【発明の効果】以上説明した様に本発明によれば、両面
読取時でも、読取速度を低下させることなく原稿画像を
読み取ることができる。

【００３０】さらに本発明によればファーストイン−フ
ァーストアウト型メモリを使用することによって両面読
取時においても読取速度を落すことなく画像を読取る画
像読取装置を提供することできる。

【００３１】さらに本発明によれば前記ファーストイン
−ファーストアウト型メモリを効率的に使用することが
できる画像読取装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の各実施例の回路のブロック図である。

【図２】本発明の第１の実施例の動作のタイミングを説
明する図である。

【図３】本発明の第１の実施例のＦｉＦｏのデータの状
態を説明する図である。

【図４】本発明の第２の実施例の動作のタイミングを説
明する図である。

【図５】本発明の第２の実施例のＦｉＦｏのデータの状
態を説明する図である。

【図６】従来例の両面読取装置の構成を説明する図であ
る。

【図７】従来例の動作のタイミングを説明する図であ
る。

【符号の説明】

１−１ クロック発生回路 １−２，１−３ ＣＣＤ １−５ Ａ／Ｄ変換回路 １−６，１−７ ＦｉＦｏ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40 Ｈ０４Ｎ 1/04 １０２ 1/20 1/40 Ｇ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 原稿の両面を各々別のセンサで読取り、
   当該各センサから出力された信号を時間的にずらして合
   成し、一つの信号として画像処理する画像読取装置にお
   いて、前記画像処理における前記各センサからの画素デ
   ータの伝送速度が、前記各センサから画素データを出力
   する際の速度のｎ（ｎ：正の数）倍であることを特徴と
   する画像読取装置。
2. 【請求項２】 請求項１において、前記各センサから出
   力された信号をデジタル信号に変換する手段と、前記各
   デジタル信号を合成して１つの信号とする前に一時記憶
   する２つのファーストイン−ファーストアウト型メモリ
   と、前記各センサの画素データ出力の際の速度と同じ速
   度の書込みクロックおよび前記画像処理の際の画素デー
   タの伝送速度と同じ速度の読出しクロックを前記各メモ
   リに供給する手段とを具えたことを特徴とする画像読取
   装置。
3. 【請求項３】 請求項２において、前記２つのメモリの
   うち、時間的に早く読出す方のメモリのワード数を対応
   する前記センサの１ラインの画素数と少なくとも同じに
   し、他のメモリのワード数を対応する前記センサの１ラ
   インの画素数の少なくとも１＋１／ｎ倍とすることを特
   徴とする画像読取装置。
4. 【請求項４】 請求項２において、前記２つのメモリの
   うち、時間的に早く読出す方のメモリのワード数を対応
   する前記センサの１ラインの画素数の少なくとも１−１
   ／ｎ倍と同じにし、他のメモリのワード数を対応する前
   記センサの１ラインの画素数と少なくとも同じとするこ
   とを特徴とする画像読取装置。