JPS63187415U - - Google Patents
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- JPS63187415U JPS63187415U JP5724188U JP5724188U JPS63187415U JP S63187415 U JPS63187415 U JP S63187415U JP 5724188 U JP5724188 U JP 5724188U JP 5724188 U JP5724188 U JP 5724188U JP S63187415 U JPS63187415 U JP S63187415U
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- Japan
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- transistor
- mos transistor
- constant current
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- Pending
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- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
第１図はＭＯＳを表わす図。第２図は第１図Ｍ
ＯＳの電流―電圧特性を示す図。第３図は１，２
図ＭＯＳの増幅の方法を示す図。第４図は本考案
の演算増幅器の説明図。第５図は本考案の演算増
幅器の一具体例。第６図〜第１５図は第５図本考
案の演算増幅器の他の具体例、バリエーシヨン、
あるいは説明図。第１６図、及び第１７図は本考
案の演算増幅器のもう一つの具体例。 Ｇ……ゲート、Ｓ……ソース、Ｄ……ドレイン
、ＩＤＳ……ドレイン・ソース間電流、ＶＤＳ…
…ドレイン・ソース間電圧、ＶＧＳ……ゲート・
ソース間電圧、ＶＧＳ―ＶＧＴ……不飽和Ａ、飽
和Ｂ領域の境界のドレイン・ソース間電圧、Ｌ…
…負荷直線、Ｃ……基準電圧源、Ｄ……低電流バ
イアス部、Ｅ，Ｆ……入力ミラーペアー差動段、
Ｇ……レベルシフト増幅段、Ｈ……出力段、ＶＤ
Ｄ，ＶＳＳ……電源のプラス・マイナス電位、Ｖ
Ｉ，ＶＮＩ……反転、非反転入力電圧或いはその
端子、Ｖｇ……中間電圧電位或いはその端子、Ｖ
ＳＴ……基準電圧或いはその端子、ＶＧ……定電
流源のゲート電圧或いはその端子、ＶＤＩ，ＶＤ
ＮＩ……反転、非反転入力部トランジスタのドレ
イン電圧或いはその端子、ＶＳＩ，ＶＳＮＩ……
Ｅ，Ｆ差動段Ｐチヤネルトランジスタのソース電
圧或いはその端子、ＶＬ……レベル・シフト段出
力電圧或いはその端子、Ｖ０……出力段電力或い
はその端子、Ｓ１０，Ｇ１０，Ｄ１０……Ｎチヤ
ネルトランジスタ１０の各ソース・ゲート・ドレ
イン、Ｓ１２，Ｇ１２，Ｄ１２……Ｎチヤネルト
ランジスタ１２の各ソース・ゲート・ドレイン、
１〜５，７，９，１０，１２，１４，１６，１８
，２０，２４〜２６，２８，２９，３９，４０〜
４２……Ｎチヤネルトランジスタ、６，８，１１
，１３，１５，１７，１９，２１，２７……Ｐチ
ヤネルトランジスタ、２２，２３……モノシリツ
クに造られる抵抗、３０，３１……コンデンサー
、３２，３３……Ｎ−，Ｐ＋拡散層、３４……ゲ
ート酸化膜、３５……ゲート上メタル配線、３６
……３３とコンタクト、３７，３８……モノシリ
ツクに形成されるコンデンサー。
ＯＳの電流―電圧特性を示す図。第３図は１，２
図ＭＯＳの増幅の方法を示す図。第４図は本考案
の演算増幅器の説明図。第５図は本考案の演算増
幅器の一具体例。第６図〜第１５図は第５図本考
案の演算増幅器の他の具体例、バリエーシヨン、
あるいは説明図。第１６図、及び第１７図は本考
案の演算増幅器のもう一つの具体例。 Ｇ……ゲート、Ｓ……ソース、Ｄ……ドレイン
、ＩＤＳ……ドレイン・ソース間電流、ＶＤＳ…
…ドレイン・ソース間電圧、ＶＧＳ……ゲート・
ソース間電圧、ＶＧＳ―ＶＧＴ……不飽和Ａ、飽
和Ｂ領域の境界のドレイン・ソース間電圧、Ｌ…
…負荷直線、Ｃ……基準電圧源、Ｄ……低電流バ
イアス部、Ｅ，Ｆ……入力ミラーペアー差動段、
Ｇ……レベルシフト増幅段、Ｈ……出力段、ＶＤ
Ｄ，ＶＳＳ……電源のプラス・マイナス電位、Ｖ
Ｉ，ＶＮＩ……反転、非反転入力電圧或いはその
端子、Ｖｇ……中間電圧電位或いはその端子、Ｖ
ＳＴ……基準電圧或いはその端子、ＶＧ……定電
流源のゲート電圧或いはその端子、ＶＤＩ，ＶＤ
ＮＩ……反転、非反転入力部トランジスタのドレ
イン電圧或いはその端子、ＶＳＩ，ＶＳＮＩ……
Ｅ，Ｆ差動段Ｐチヤネルトランジスタのソース電
圧或いはその端子、ＶＬ……レベル・シフト段出
力電圧或いはその端子、Ｖ０……出力段電力或い
はその端子、Ｓ１０，Ｇ１０，Ｄ１０……Ｎチヤ
ネルトランジスタ１０の各ソース・ゲート・ドレ
イン、Ｓ１２，Ｇ１２，Ｄ１２……Ｎチヤネルト
ランジスタ１２の各ソース・ゲート・ドレイン、
１〜５，７，９，１０，１２，１４，１６，１８
，２０，２４〜２６，２８，２９，３９，４０〜
４２……Ｎチヤネルトランジスタ、６，８，１１
，１３，１５，１７，１９，２１，２７……Ｐチ
ヤネルトランジスタ、２２，２３……モノシリツ
クに造られる抵抗、３０，３１……コンデンサー
、３２，３３……Ｎ−，Ｐ＋拡散層、３４……ゲ
ート酸化膜、３５……ゲート上メタル配線、３６
……３３とコンタクト、３７，３８……モノシリ
ツクに形成されるコンデンサー。
補正 昭６３．５．２６
実用新案登録請求の範囲を次のように補正する
。
。
【実用新案登録請求の範囲】
少なくとも基準電圧源、定電流バイアス部、差
動増幅段、及びレベルシフト回路よりなる演算増
幅器において、前記基準電圧源、定電流バイアス
部、差動増幅段、及びレベルシフト回路を構成す
る素子はすべて同一半導体基板上に形成するＭＯ
Ｓトランジスタによつて構成され、前記定電流バ
イアス部は前記差動増幅段と第１の電源電位の間
に直列接続される定電流源トランジスタを有し、
前記定電流源トランジスタのゲート電極には前記
基準電圧源の出力電圧に基づく電圧が印加され、
前記差動増幅段は、第１導電型の第１のＭＯＳト
ランジスタと第２導電型の第２のＭＯＳトランジ
スタよりなる第１の直列回路と前記第１導電型の
第３のＭＯＳトランジスタと前記第２導電型の第
４のＭＯＳトランジスタよりなる第２の直列回路
を第２の電源電位と前記定電流源トランジスタの
間に並列接続してなり、前記第１のＭＯＳトラン
ジスタと前記第３のＭＯＳトランジスタのゲート
電極は共通接続されて前記第１のＭＯＳトランジ
スタのドレイン電極に接続され、前記レベルシフ
ト回路は前記第１導電型の第５のＭＯＳトランジ
スタと前記第２導電型の第６のＭＯＳトランジス
タを前記第１の電源電位と前記第２の電源電位の
間に直列接続してなり、前記第５のＭＯＳトラン
ジスタのゲート電極は前記第３のＭＯＳトランジ
スタのドレイン電極に接続され、前記第６のＭＯ
Ｓトランジスタのゲート電極は前記定電流源トラ
ンジスタのゲート電極に接続され、前記第５のＭ
ＯＳトランジスタのゲート電極とドレイン電極の
間には容量が形成され、前記容量は前記基板に形
成された前記第５のＭＯＳトランジスタのドレイ
ン電極となる拡散層と前記拡散層上にゲート酸化
膜を介して形成された前記第５のＭＯＳトランジ
スタのゲート電極により構成されることを特徴と
する演算増幅器。
動増幅段、及びレベルシフト回路よりなる演算増
幅器において、前記基準電圧源、定電流バイアス
部、差動増幅段、及びレベルシフト回路を構成す
る素子はすべて同一半導体基板上に形成するＭＯ
Ｓトランジスタによつて構成され、前記定電流バ
イアス部は前記差動増幅段と第１の電源電位の間
に直列接続される定電流源トランジスタを有し、
前記定電流源トランジスタのゲート電極には前記
基準電圧源の出力電圧に基づく電圧が印加され、
前記差動増幅段は、第１導電型の第１のＭＯＳト
ランジスタと第２導電型の第２のＭＯＳトランジ
スタよりなる第１の直列回路と前記第１導電型の
第３のＭＯＳトランジスタと前記第２導電型の第
４のＭＯＳトランジスタよりなる第２の直列回路
を第２の電源電位と前記定電流源トランジスタの
間に並列接続してなり、前記第１のＭＯＳトラン
ジスタと前記第３のＭＯＳトランジスタのゲート
電極は共通接続されて前記第１のＭＯＳトランジ
スタのドレイン電極に接続され、前記レベルシフ
ト回路は前記第１導電型の第５のＭＯＳトランジ
スタと前記第２導電型の第６のＭＯＳトランジス
タを前記第１の電源電位と前記第２の電源電位の
間に直列接続してなり、前記第５のＭＯＳトラン
ジスタのゲート電極は前記第３のＭＯＳトランジ
スタのドレイン電極に接続され、前記第６のＭＯ
Ｓトランジスタのゲート電極は前記定電流源トラ
ンジスタのゲート電極に接続され、前記第５のＭ
ＯＳトランジスタのゲート電極とドレイン電極の
間には容量が形成され、前記容量は前記基板に形
成された前記第５のＭＯＳトランジスタのドレイ
ン電極となる拡散層と前記拡散層上にゲート酸化
膜を介して形成された前記第５のＭＯＳトランジ
スタのゲート電極により構成されることを特徴と
する演算増幅器。
Claims (1)
- 少なくとも基準電圧源、定電流バイアス部、及
び差動増幅段よりなる増幅器において、前記基準
電圧源、定電流バイアス部、及び差動増幅段を構
成する能動素子はすべて同一半導体基板上に形成
されたＭＯＳトランジスタによつて構成され、前
記定電流バイアス部は前記差動増幅段と第２の電
源電位の間に直列接続される定電流源トランジス
タを有し、前記定電流源トランジスタのゲート電
極には前記基準電圧源の出力電圧に基づく電圧が
印加され、前記作動増幅段は、第１導電型の第１
のＭＯＳトランジスタと第２導電型の第２のＭＯ
Ｓトランジスタよりなる第１の直列回路と前記第
１導電型の第３のＭＯＳトランジスタと前記第２
導電型の第４のＭＯＳトランジスタよりなる第２
の直列回路を第２の電源電位と前記定電流源トラ
ンジスタの間に並列接続してなり、前記第１のＭ
ＯＳトランジスタと前記第３のＭＯＳトランジス
タのゲート電極は共通接続されて前記第１のＭＯ
Ｓトランジスタのドレイン電極に接続され、電流
飽和領域で作動され、前記第２のＭＯＳトランジ
スタ及び前記第４のＭＯＳトランジスタのゲート
電極はそれぞれ反転入力及び非反転入力となると
共にそれぞれ同一中心に対して点対称に配置され
た２個づつのソース・ドレイン・ゲート電極より
形成されることを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5724188U JPS63187415U (ja) | 1988-04-27 | 1988-04-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5724188U JPS63187415U (ja) | 1988-04-27 | 1988-04-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187415U true JPS63187415U (ja) | 1988-11-30 |
Family
ID=30886770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5724188U Pending JPS63187415U (ja) | 1988-04-27 | 1988-04-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187415U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3947778A (en) * | 1974-09-11 | 1976-03-30 | Motorola, Inc. | Differential amplifier |
-
1988
- 1988-04-27 JP JP5724188U patent/JPS63187415U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3947778A (en) * | 1974-09-11 | 1976-03-30 | Motorola, Inc. | Differential amplifier |
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