JPH03109418U - - Google Patents

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JPH03109418U
JPH03109418U JP1863590U JP1863590U JPH03109418U JP H03109418 U JPH03109418 U JP H03109418U JP 1863590 U JP1863590 U JP 1863590U JP 1863590 U JP1863590 U JP 1863590U JP H03109418 U JPH03109418 U JP H03109418U
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JP
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amplifier circuit
output
mos
mos transistors
differential amplifier
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JP1863590U
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【図面の簡単な説明】
第1図は本考案の第1の実施例に係るMOS型
演算増幅器の回路図、第2図は本考案の第2の実
施例に係るMOS型演算増幅器の回路図、第3図
は従来のMOS型演算増幅器の回路図である。 1,4,7……差動増幅回路、2,5,8……
出力増幅回路、3,6……バイアス電流回路、1
1,31……+入力端子、12,32……−入力
端子、13,14,19,21,24,33,3
4,39,42,45,46,62,64……P
チヤネルMOSトランジスタ、15,35……接
地端子、16,17,22,36,37,40,
43,47,48,61,65……NチヤネルM
OSトランジスタ、18……VDD電源端子、2
3,44……出力端子、25〜27,49,51
,52,63……抵抗、38……VDD電源端
子、41……VDD電源端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力段に設けられた差動増幅回路と、出力段に
    設けられ前記差動増幅回路の出力を増幅する出力
    増幅回路とを有し、これら回路がMOSトランジ
    スタで構成されたMOS型演算増幅器において、
    前記差動増幅回路は、前記出力増幅回路を構成す
    るMOSトランジスタよりも低い耐圧のMOSト
    ランジスタによつて構成されると共に、前記出力
    増幅回路よりも低い電源電圧が印加されて動作を
    するものであることを特徴とするMOS型演算増
    幅器。
JP1863590U 1990-02-26 1990-02-26 Pending JPH03109418U (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4484163B1 (ja) * 2009-08-21 2010-06-16 凉子 岡本 泡立て具
JP2010245879A (ja) * 2009-04-07 2010-10-28 Icom Inc 位相同期回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245879A (ja) * 2009-04-07 2010-10-28 Icom Inc 位相同期回路
JP4484163B1 (ja) * 2009-08-21 2010-06-16 凉子 岡本 泡立て具
JP2011041677A (ja) * 2009-08-21 2011-03-03 Ryoko Okamoto 泡立て具

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