JPS63187303A - 監視・制御装置の入出力切換制御装置 - Google Patents
監視・制御装置の入出力切換制御装置Info
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- JPS63187303A JPS63187303A JP2007187A JP2007187A JPS63187303A JP S63187303 A JPS63187303 A JP S63187303A JP 2007187 A JP2007187 A JP 2007187A JP 2007187 A JP2007187 A JP 2007187A JP S63187303 A JPS63187303 A JP S63187303A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は外部の（例えば遠方の）各種の監視または制御
の対象となる機器（以下外部機器と呼ぶ）との間で周期
的に外部入出力信号としてのデジタル信号および（また
は）アナログ信号を授受する（遠方）監視・制御装置に
おける、前記外部入出力信号とこの監視・制御装置内の
入出力データバス上の信号の間の所定の信号変換を司ど
る入出力インタフェイスターミナル（単に入出力インタ
フェイスともいう）と、監視、制御の主体となるマスタ
ＣＰＵとの間に設けられた共通の装置であって、部分的
な処理、演算の機能を備え、かつ前記の各入出力インタ
フェイスターミナルを時分割で順次切換えて、マスタＣ
ＰＵと外部機器間の交信を行わせる装置に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。
の対象となる機器（以下外部機器と呼ぶ）との間で周期
的に外部入出力信号としてのデジタル信号および（また
は）アナログ信号を授受する（遠方）監視・制御装置に
おける、前記外部入出力信号とこの監視・制御装置内の
入出力データバス上の信号の間の所定の信号変換を司ど
る入出力インタフェイスターミナル（単に入出力インタ
フェイスともいう）と、監視、制御の主体となるマスタ
ＣＰＵとの間に設けられた共通の装置であって、部分的
な処理、演算の機能を備え、かつ前記の各入出力インタ
フェイスターミナルを時分割で順次切換えて、マスタＣ
ＰＵと外部機器間の交信を行わせる装置に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。
この種の（遠方）監視・制御装置における外部機器との
データの授受は、従来、第３図のブロフク図のような構
成で行われていた。同図において０１は監視、制御の対
象となる外部機器、１はこの監視、制御の実行主体とな
るマスタＣＰＵ、３ （３１〜３ｍ）は入出力インタフ
ェイスターミナルで、この監視・制御装置が外部機器０
１との間で交わす外部入出力信号としてのアナログ入力
信号（Ａｔ）、アナログ出力信号（Ａｏ）、デジタル入
力信号（Ｄｉ）またはデジタル出力信号（Ｄｏ）の各信
号のそれぞれ所定の点数ごとに設けられ、前記外部入出
力信号と監視・制御装置内の入出力データバス６上のデ
ータとの間の変換を司どる。 ２ （２１〜２ｍ）はバスインタフェイス装置で、それ
ぞれスレーブＣＰＵを備えマスタＣＰＵＩの制御下にお
いて、入出力インタフェイスターミナル３を制御しつつ
、システムバス５上のデータと入出力データバス６のデ
ータとの間の変換を行い、前記外部入出力信号に対応す
るデータをマスタＣＰＵＩおよび入出力インタフェイス
ターミナル３との間で授受する。 例えばマスタＣＰＵＩが外部機器０１からデータを入力
する場合は、外部機器０１がらのアナログ入力信号Ａｔ
は当該の入出力インタフェイスターミナル３によってＡ
Ｄ変換され、同じく外部機器０１からのデジタル入力信
号Ｄｉは当該の入出力インタフェイスターミナル３によ
ってシリアル−パラレル変換され、それぞれ１６ビツト
のバー７Ｌ／ルデータに変換されて、入出力データバス
６を介しバスインタフェイス装置２内のＲＡＭ （図外
）に記憶される。このＲＡＭ内のデータをマスタＣＰＵ
Ｉが読取り加工する。 またマスタＣＰＵＩからデータを外部機器０１へ出力す
る場合は、マスタＣＰＵＩが外部機器０１に出力すべき
データを加工後、バスインタフェイス装Ｗ２内のＲＡＭ
へ書き込む。そしてデジタル出力信号Ｄｏの場合、バス
インタフェイス装置２の制御によって当該の入出力イン
タフェイスターミナル３にて該ＲＡＭ書込データのパラ
レル−シリアル変換が行われ外部機器０１へ出力され、
アナログ出力信号ＡＯの場合、同じくバスインタフェイ
ス装置２の制御によって前記のＲＡＭ書込データが当該
の入出力インタフェイスターミナル３でＤＡ変換された
後出力される。
データの授受は、従来、第３図のブロフク図のような構
成で行われていた。同図において０１は監視、制御の対
象となる外部機器、１はこの監視、制御の実行主体とな
るマスタＣＰＵ、３ （３１〜３ｍ）は入出力インタフ
ェイスターミナルで、この監視・制御装置が外部機器０
１との間で交わす外部入出力信号としてのアナログ入力
信号（Ａｔ）、アナログ出力信号（Ａｏ）、デジタル入
力信号（Ｄｉ）またはデジタル出力信号（Ｄｏ）の各信
号のそれぞれ所定の点数ごとに設けられ、前記外部入出
力信号と監視・制御装置内の入出力データバス６上のデ
ータとの間の変換を司どる。 ２ （２１〜２ｍ）はバスインタフェイス装置で、それ
ぞれスレーブＣＰＵを備えマスタＣＰＵＩの制御下にお
いて、入出力インタフェイスターミナル３を制御しつつ
、システムバス５上のデータと入出力データバス６のデ
ータとの間の変換を行い、前記外部入出力信号に対応す
るデータをマスタＣＰＵＩおよび入出力インタフェイス
ターミナル３との間で授受する。 例えばマスタＣＰＵＩが外部機器０１からデータを入力
する場合は、外部機器０１がらのアナログ入力信号Ａｔ
は当該の入出力インタフェイスターミナル３によってＡ
Ｄ変換され、同じく外部機器０１からのデジタル入力信
号Ｄｉは当該の入出力インタフェイスターミナル３によ
ってシリアル−パラレル変換され、それぞれ１６ビツト
のバー７Ｌ／ルデータに変換されて、入出力データバス
６を介しバスインタフェイス装置２内のＲＡＭ （図外
）に記憶される。このＲＡＭ内のデータをマスタＣＰＵ
Ｉが読取り加工する。 またマスタＣＰＵＩからデータを外部機器０１へ出力す
る場合は、マスタＣＰＵＩが外部機器０１に出力すべき
データを加工後、バスインタフェイス装Ｗ２内のＲＡＭ
へ書き込む。そしてデジタル出力信号Ｄｏの場合、バス
インタフェイス装置２の制御によって当該の入出力イン
タフェイスターミナル３にて該ＲＡＭ書込データのパラ
レル−シリアル変換が行われ外部機器０１へ出力され、
アナログ出力信号ＡＯの場合、同じくバスインタフェイ
ス装置２の制御によって前記のＲＡＭ書込データが当該
の入出力インタフェイスターミナル３でＤＡ変換された
後出力される。
しかしながら第３図の構成ではバスインタフェイス装置
２としてＤ ｉ＋ Ｄ ｏ ＋ Ａ １ ＋ Ａ ｏの
各信号に応した４種類の装置２を用意しなければならず
、また入出力の点数が多くなれば装置２を多数接続する
必要があることである。また入出力の点数が多くなるに
従ってそのデータを加工するマスタＣＰＵＩにかかる負
荷が多大となるという問題点がある。 本発明の目的は、スレーブ（、ＰＵを備え、多数の入出
力インタフェイスターミナル３を時分割で順次切換えて
マスタＣＰＵＩと各入出力インタフェイスターミナル３
との間でＤ ｉ＋ Ｄｏ、Ａｔ。 Ａｏの各外部入出力信号に対応するデータの授受を行わ
せる各入出力インタフェイスターミナル３に共通の入出
力切換制御装置を備えた監視・制御装置を提供すること
により、前記の問題点を解決することにある。
２としてＤ ｉ＋ Ｄ ｏ ＋ Ａ １ ＋ Ａ ｏの
各信号に応した４種類の装置２を用意しなければならず
、また入出力の点数が多くなれば装置２を多数接続する
必要があることである。また入出力の点数が多くなるに
従ってそのデータを加工するマスタＣＰＵＩにかかる負
荷が多大となるという問題点がある。 本発明の目的は、スレーブ（、ＰＵを備え、多数の入出
力インタフェイスターミナル３を時分割で順次切換えて
マスタＣＰＵＩと各入出力インタフェイスターミナル３
との間でＤ ｉ＋ Ｄｏ、Ａｔ。 Ａｏの各外部入出力信号に対応するデータの授受を行わ
せる各入出力インタフェイスターミナル３に共通の入出
力切換制御装置を備えた監視・制御装置を提供すること
により、前記の問題点を解決することにある。
上記問題点を解決するために本発明の装置は、「監視、
制御の対象となる外部機器（０１など）より、その状態
量、計測量等を表わすアナログおよび（または）デジタ
ルの信号（アナログ入力信号Ａｔ、デジタル入力信号Ｄ
ｉなど以下それぞれ外部アナログ入力信号、外部デジタ
ル入力信号といい、またこの２つの信号を外部入力信号
と総称する）を取込み、 前記外部入力信号に基づいて必要な演算等を行い、 前記外部機器へ、その監視、制御のためのアナログおよ
び（または）デジタルの信号（アナログ出力信号ＡＯ，
デジタル出力信号ＤＯなど以下それぞれ外部アナログ出
力信号、外部デジタル出力信号という）を送出する監視
・制御装置であって、前記監視、制御の主体となるマス
タＣＰＵ （１など）と、 前記外部アナログ入力信号のそれぞれの所定の点数ごと
に、および（または）前記外部デジタル入力信号のそれ
ぞれ所定の点数ごとに設けられ、前記の各入力信号にそ
れぞれ所定の変換（ＡＤ変換、シリアルパラレル変換な
ど）を施した外部入力データを前記監視・制御装置内の
入出力データバス（６Ａなど）上へ送出する第１の入出
力インタフェイス（図外のＡｔインタフェイスターミナ
ル３．Ｄ ｉインタフェイスターミナル３ （３２）な
ど）、並びに 前記外部アナログ出力信号のそれぞれ所定の点数ごとに
、および（または）前記外部デジタル出力信号のそれぞ
れ所定の点数ごとに設けられ、前記入出力データバス上
の外部出力データに所定のｉ換（ＤＡ変換、パラレルシ
リアル変換など）を施し前記の各出力信号として前記外
部機器へ送出する第２の入出力インタフェイス（Ａｏイ
ンタフェイスターミナル３ （３ｍ）、Ｄｏインタフェ
イスターミナル３ （３１）など）、とを備えた監視・
制御装置において、 （ターミナル選択信号１１などを介し）所定周期（Ｔｌ
など）で前記の各入出力インタフェイスを順次指定し、
当該の前記第１の入出力インタフェイスから前記外部入
力データを受取り、該データに予め前記マスタＣＰＵか
ら指定された所定の演算を施し、この演算後のデータを
システムパス（５など）を介し前記マスタＣＰＵへ送出
し、さらに 前記マスタＣＰＵから前記システムパスを介し前記外部
出力データに対応するデータを受取り、該データに予め
前記マスタＣＰＵから指定された所定の演算を施し、こ
の演算後のデータを前記入出力データバスを介して当該
の前記第２の入出力インタフェイスに送出する入出力切
換制御手段（入出力切換制御装置４など）を備えたｊも
のとする。
制御の対象となる外部機器（０１など）より、その状態
量、計測量等を表わすアナログおよび（または）デジタ
ルの信号（アナログ入力信号Ａｔ、デジタル入力信号Ｄ
ｉなど以下それぞれ外部アナログ入力信号、外部デジタ
ル入力信号といい、またこの２つの信号を外部入力信号
と総称する）を取込み、 前記外部入力信号に基づいて必要な演算等を行い、 前記外部機器へ、その監視、制御のためのアナログおよ
び（または）デジタルの信号（アナログ出力信号ＡＯ，
デジタル出力信号ＤＯなど以下それぞれ外部アナログ出
力信号、外部デジタル出力信号という）を送出する監視
・制御装置であって、前記監視、制御の主体となるマス
タＣＰＵ （１など）と、 前記外部アナログ入力信号のそれぞれの所定の点数ごと
に、および（または）前記外部デジタル入力信号のそれ
ぞれ所定の点数ごとに設けられ、前記の各入力信号にそ
れぞれ所定の変換（ＡＤ変換、シリアルパラレル変換な
ど）を施した外部入力データを前記監視・制御装置内の
入出力データバス（６Ａなど）上へ送出する第１の入出
力インタフェイス（図外のＡｔインタフェイスターミナ
ル３．Ｄ ｉインタフェイスターミナル３ （３２）な
ど）、並びに 前記外部アナログ出力信号のそれぞれ所定の点数ごとに
、および（または）前記外部デジタル出力信号のそれぞ
れ所定の点数ごとに設けられ、前記入出力データバス上
の外部出力データに所定のｉ換（ＤＡ変換、パラレルシ
リアル変換など）を施し前記の各出力信号として前記外
部機器へ送出する第２の入出力インタフェイス（Ａｏイ
ンタフェイスターミナル３ （３ｍ）、Ｄｏインタフェ
イスターミナル３ （３１）など）、とを備えた監視・
制御装置において、 （ターミナル選択信号１１などを介し）所定周期（Ｔｌ
など）で前記の各入出力インタフェイスを順次指定し、
当該の前記第１の入出力インタフェイスから前記外部入
力データを受取り、該データに予め前記マスタＣＰＵか
ら指定された所定の演算を施し、この演算後のデータを
システムパス（５など）を介し前記マスタＣＰＵへ送出
し、さらに 前記マスタＣＰＵから前記システムパスを介し前記外部
出力データに対応するデータを受取り、該データに予め
前記マスタＣＰＵから指定された所定の演算を施し、こ
の演算後のデータを前記入出力データバスを介して当該
の前記第２の入出力インタフェイスに送出する入出力切
換制御手段（入出力切換制御装置４など）を備えたｊも
のとする。
入出力切換制御手段は従来のパスインタフェイス装置２
に代わるもので、多数の入出力インタフェイスターミナ
ル３に共通のものとして設けられ、該インタフェイスタ
ーミナル３を周期的に順次切換えて、マスタＣＰＵＩと
各入出力インタフェイスターミナル３との間の外部入出
力信号Ａｔ、Ａｏ、Ｄｉ、Ｄｏに対応するデータの授受
を行わせる。
に代わるもので、多数の入出力インタフェイスターミナ
ル３に共通のものとして設けられ、該インタフェイスタ
ーミナル３を周期的に順次切換えて、マスタＣＰＵＩと
各入出力インタフェイスターミナル３との間の外部入出
力信号Ａｔ、Ａｏ、Ｄｉ、Ｄｏに対応するデータの授受
を行わせる。
以下第１図および第２図に基づいて本発明の詳細な説明
する。第１図は本発明装置の一実施例としての構成を示
すブロック図で第３図に対応する。第２図は第１図の動
作説明用のタイムチャートである。 第１図において入出力インタフェイスターミナル３は、
この場合、外部機器０１に所定の点数のデジタル出力信
号ＤＯを与えるＤＯ出力インタフェイスターミナル３１
．同じく外部機器０１から所定の点数のデジタル入力信
号Ｄｉを受取るＤｉ人力インタフェイスターミナル３２
．同じく外部機器０１に所定の点数のアナログ出力信号
Ａｏを与えるＡｏ出力インタフェイスターミナル３ｍ、
同じく外部機器０１から所定の点数のアナログ入力信号
Ａｔを受取るＡｉ入力インタフェイスターミナル（図外
）からなるものとする。 ４は入出力切換制御装置で、第３図のパスインタフェイ
ス装置２に対応するものであるが、この入出力切換制御
装置４は各入出力インタフェイスターミナル３に対し共
通のものとして設けられている点が第３図と異なる。 ６Ａは該制御装置４と各インタフェイスターミナル３１
〜３ｍを結合する新たな入出力データハスで、このハス
６Ａは、８本の双方向データ信号線１３（但しＮはデー
タビット幅に等しい）、並びにターミナル制御信号線と
してのｍ木のターミナル選択信号線１１（ただしｍは接
続された入出力インタフェイスターミナル３の数）、お
よび９本のワード選択信号線１２ （ただしｎは各ター
ミナル３の処理可能なワード数）の各信号線で構成され
ている。 この構成において入出力切換制御装置４の１台は１ワー
ドがＮビット構成のデータのｍ ｘ ｎワード分の入出
力処理が可能である。 第２図のタイムチャートは前記の各ターミナル制御信号
線１１．１２上ム二人出力切換制御装置４が各入出力イ
ンタフェイスターミナル３ （３１〜３ｍ）へ向けて出
力する制御信号、即ちターミナル選択信号１１（１１１
，１１２〜１１ｍ）、およびワード選択信号１２（１２
ＬＩ２２〜Ｉ２ｎ ）ただしこの図はターミナル３の数
ｍ＝８台、同一ターミナル内の処理ワード数ｎ＝４ワー
ドの例を示す。 ここで１ワードのデータビット幅Ｎ−１６ビツトとする
と１台のインタフェイスターミナル３における全入出力
ビツト数ｎ Ｘ Ｎ ＝ ４ ｘ１６＝６４ビットが、
その時々の要求に応じて当該のターミナル３における外
部入出力信号Ａｉ、Ａｏ、ＤｉまたはＤｏの各１点に対
し予め所定の割合に分配される。 また前記の各信号１１１２はアクティブロウとなってい
るため信号レベルがＯのとき意味をもっている。 第２図のタイミング■では入出力切換制御装置４によっ
て階１ターミナルとしての３１のＮ［Ｌ１ワードが選択
され、ターミナル選択信号１１１およびワード選択信号
１２１がＬｏ−の間に、入出力切換制御装置４はターミ
ナル３１へ双方向データ信号線１３を使ってデータの転
送を行う。なおこのデータはマスタＣＰＵＩからシステ
ムバス５を介し与えられたデータに、入出力制御装置４
が予めマスタＣＰＵ１から指定された所定の加工（後述
）を施したデータである。これによりターミナル３１か
ら該データに対応するデジタル出力信号ＤＯが外部機器
０１へ出力される。 第２図のタイミング■〜■も同様に隘１ターミナル３１
内の隘２〜４ワードがワード選択信号１２２〜１２ｎを
介して選択されデータの出力が行われる。 次に前記タイミング■から所定の１＠期Ｔｌを経過した
同図のタイミング■では阻２ターミナル３２の隘１ワー
ドが選択され、ターミナル３２が外部機器０１からデジ
タル入力信号Ｄｉを介して取入れたデータを双方向デー
タ信号線１３に出力すると、入出力切換制御装置４はタ
ーミナル選択信号１１２およびワード選択信号１２１が
ＬｏｗＯ間にデータ信号線１３の状態を読取り入力デー
タとして取込む。 さらに入出力切換制御装置４は該入力データに予めマス
タＣＰＵＩから指定された所定の加工（後述）を施した
データをシステムバス５を介しマスタＣＰＵＩに送出す
る。 続いては、階１ターミナル３１の場合と同様に図外のタ
イミングでＮｏ、 ２ターミナル３２の隘２〜隘４ワー
ドが選択される。このようにして所定の周期ＴＩごとに
順次、入出力インタフェイスターミナル３１〜３ｍが選
択されるものである。以上がマスタＣＰＵＩと外部機器
０１間のデータ入出力の際の主な動作である。 本発明ではこの例のようにデータビット幅Ｎ＝１６ビツ
ト、ワード数ｎ＝４を内蔵するターミナルをｍ＝８台接
続する場合、入出力データバス６Ａはターミナル選択線
８本、ワード選択線４本、双方向データ線１６木で構成
できる。これに対し、従来では１ターミナルを接続する
ためだけに３２木の信号線を使用していたので、本発明
では入出力データバスの信号線数は約１／８となる。 また従来はシステムパス５と入出力データバス６内の双
方向データ線（図外）との間で生データの引き渡しを行
うのみであったが、本発明では入出力切換制御装置４が
データの加工の大部分く例えばフリッカ演算、 Ｂ
ＣＤ” Ｂｉｎａｒｙ演算、スケール演算、状変検出な
どのうち予めマスタＣＰＵ１によって指定された加工（
演算））を請負うことにより、マスタＣＰＵＩを入出力
データの加工処理から開放する。 また入出力切換制御装置４ば、外部機器ｏ１の事象を監
視し、その状態を演算し、その結果を用いて制御を行う
監視制御装置内で使用されるため、高速性能を要求され
る。従って１ワードあたりのアクセス時間は３１０μｓ
ｅｃとなっており４ワードターミナル×８ターミナルの
全ワードをリフレッシュする時間は約１０ｍ５ｅｃと高
速処理が可能である。
する。第１図は本発明装置の一実施例としての構成を示
すブロック図で第３図に対応する。第２図は第１図の動
作説明用のタイムチャートである。 第１図において入出力インタフェイスターミナル３は、
この場合、外部機器０１に所定の点数のデジタル出力信
号ＤＯを与えるＤＯ出力インタフェイスターミナル３１
．同じく外部機器０１から所定の点数のデジタル入力信
号Ｄｉを受取るＤｉ人力インタフェイスターミナル３２
．同じく外部機器０１に所定の点数のアナログ出力信号
Ａｏを与えるＡｏ出力インタフェイスターミナル３ｍ、
同じく外部機器０１から所定の点数のアナログ入力信号
Ａｔを受取るＡｉ入力インタフェイスターミナル（図外
）からなるものとする。 ４は入出力切換制御装置で、第３図のパスインタフェイ
ス装置２に対応するものであるが、この入出力切換制御
装置４は各入出力インタフェイスターミナル３に対し共
通のものとして設けられている点が第３図と異なる。 ６Ａは該制御装置４と各インタフェイスターミナル３１
〜３ｍを結合する新たな入出力データハスで、このハス
６Ａは、８本の双方向データ信号線１３（但しＮはデー
タビット幅に等しい）、並びにターミナル制御信号線と
してのｍ木のターミナル選択信号線１１（ただしｍは接
続された入出力インタフェイスターミナル３の数）、お
よび９本のワード選択信号線１２ （ただしｎは各ター
ミナル３の処理可能なワード数）の各信号線で構成され
ている。 この構成において入出力切換制御装置４の１台は１ワー
ドがＮビット構成のデータのｍ ｘ ｎワード分の入出
力処理が可能である。 第２図のタイムチャートは前記の各ターミナル制御信号
線１１．１２上ム二人出力切換制御装置４が各入出力イ
ンタフェイスターミナル３ （３１〜３ｍ）へ向けて出
力する制御信号、即ちターミナル選択信号１１（１１１
，１１２〜１１ｍ）、およびワード選択信号１２（１２
ＬＩ２２〜Ｉ２ｎ ）ただしこの図はターミナル３の数
ｍ＝８台、同一ターミナル内の処理ワード数ｎ＝４ワー
ドの例を示す。 ここで１ワードのデータビット幅Ｎ−１６ビツトとする
と１台のインタフェイスターミナル３における全入出力
ビツト数ｎ Ｘ Ｎ ＝ ４ ｘ１６＝６４ビットが、
その時々の要求に応じて当該のターミナル３における外
部入出力信号Ａｉ、Ａｏ、ＤｉまたはＤｏの各１点に対
し予め所定の割合に分配される。 また前記の各信号１１１２はアクティブロウとなってい
るため信号レベルがＯのとき意味をもっている。 第２図のタイミング■では入出力切換制御装置４によっ
て階１ターミナルとしての３１のＮ［Ｌ１ワードが選択
され、ターミナル選択信号１１１およびワード選択信号
１２１がＬｏ−の間に、入出力切換制御装置４はターミ
ナル３１へ双方向データ信号線１３を使ってデータの転
送を行う。なおこのデータはマスタＣＰＵＩからシステ
ムバス５を介し与えられたデータに、入出力制御装置４
が予めマスタＣＰＵ１から指定された所定の加工（後述
）を施したデータである。これによりターミナル３１か
ら該データに対応するデジタル出力信号ＤＯが外部機器
０１へ出力される。 第２図のタイミング■〜■も同様に隘１ターミナル３１
内の隘２〜４ワードがワード選択信号１２２〜１２ｎを
介して選択されデータの出力が行われる。 次に前記タイミング■から所定の１＠期Ｔｌを経過した
同図のタイミング■では阻２ターミナル３２の隘１ワー
ドが選択され、ターミナル３２が外部機器０１からデジ
タル入力信号Ｄｉを介して取入れたデータを双方向デー
タ信号線１３に出力すると、入出力切換制御装置４はタ
ーミナル選択信号１１２およびワード選択信号１２１が
ＬｏｗＯ間にデータ信号線１３の状態を読取り入力デー
タとして取込む。 さらに入出力切換制御装置４は該入力データに予めマス
タＣＰＵＩから指定された所定の加工（後述）を施した
データをシステムバス５を介しマスタＣＰＵＩに送出す
る。 続いては、階１ターミナル３１の場合と同様に図外のタ
イミングでＮｏ、 ２ターミナル３２の隘２〜隘４ワー
ドが選択される。このようにして所定の周期ＴＩごとに
順次、入出力インタフェイスターミナル３１〜３ｍが選
択されるものである。以上がマスタＣＰＵＩと外部機器
０１間のデータ入出力の際の主な動作である。 本発明ではこの例のようにデータビット幅Ｎ＝１６ビツ
ト、ワード数ｎ＝４を内蔵するターミナルをｍ＝８台接
続する場合、入出力データバス６Ａはターミナル選択線
８本、ワード選択線４本、双方向データ線１６木で構成
できる。これに対し、従来では１ターミナルを接続する
ためだけに３２木の信号線を使用していたので、本発明
では入出力データバスの信号線数は約１／８となる。 また従来はシステムパス５と入出力データバス６内の双
方向データ線（図外）との間で生データの引き渡しを行
うのみであったが、本発明では入出力切換制御装置４が
データの加工の大部分く例えばフリッカ演算、 Ｂ
ＣＤ” Ｂｉｎａｒｙ演算、スケール演算、状変検出な
どのうち予めマスタＣＰＵ１によって指定された加工（
演算））を請負うことにより、マスタＣＰＵＩを入出力
データの加工処理から開放する。 また入出力切換制御装置４ば、外部機器ｏ１の事象を監
視し、その状態を演算し、その結果を用いて制御を行う
監視制御装置内で使用されるため、高速性能を要求され
る。従って１ワードあたりのアクセス時間は３１０μｓ
ｅｃとなっており４ワードターミナル×８ターミナルの
全ワードをリフレッシュする時間は約１０ｍ５ｅｃと高
速処理が可能である。
本発明によれば監視、制御の対象となる外部機器０１よ
り、その状態量、計測量等を表わすアナログ入力信号Ａ
ｉおよび（または）デジタル入力信号Ｄｉ（以下この２
つの信号を外部入力信号と総称する）を取込み、 前記外部入力信号に基づいて必要な演算等を行い、 前記外部機器へ、その監視、制御のだめのアナログ出力
信号ＡＯおよび（または）デジタル出力信号ＤＯを送出
する監視・制御装置であって、前記監視、制御の主体と
なるマスタＣＰＵＩと、前記アナログ入力信号Ａｉのそ
れぞれの所定の点数ごとに、および（または）前記デジ
タル入力信号Ｄｉのそれぞれ所定の点数ごとに設けられ
、前記の各入力信号Ａｉ、ＤｉにそれぞれＡＤ変換など
の所定の変換を施した外部入力データを前記監視・制御
装置内の入出力データバス６Ａ上へ送出する第１の入出
力インタフェイスターミナル３としてのＡｉインタフェ
イスターミナル、Ｄｉイロ ンタフェイスターミナル、並びに 前記アナログ出力信号Ａｏのそれぞれ所定の点数ごとに
、および（または）前記デジタル出力信号Ｄｏのそれぞ
れ所定の点数ごとに設けられ、前記入出力データバス上
の外部出力データにＤＡ変換などの所定の変換を施し前
記の各出力信号Ａｏ。 Ｄｏとして前記外部機器へ送出する第２の入出力インタ
フェイスターミナル３としてのＡｏインタフェイスター
ミナル、Ｄｏインタフェイスターミナル、とを備えた監
視・制御装置において、所定周期Ｔで前記の各入出力イ
ンタフェイスターミナル３を順次指定し、当該の前記第
１の入出力インタフェイスターミナル３から前記外部入
力データを受取り、該データに予め前記マスタＣＰＵか
ら指定された所定の演算（加工）を施し、この演算後の
データをシステムバス５を介し前記マスタＣＰＵＩへ送
出し、さらに 前記マスタＣＰＵＩから前記システムバス５を介し前記
外部出力データに対応するデータを受取り、該データに
予め前記マスタＣＰＵから指定された所定の演算を施し
、この演算後のデータを前記入出力データハスを介して
当該の前記第２の入出力インタフェイスターミナル３に
送出する入出力切換制御装置４を備えることとしたので
、従来のパス・インタフェイス装置２相当の装置の削減
が可能となり大幅な省スペースを計ることができる。ま
た従来、入出力データの加工は全てマスタＣＰＵＩが行
っていたが、このデータ加工処理の大部分をこの入出力
切換制御装置４が受は持つことによりマスタＣＰＵＩの
時間的負荷の軽減を計ることができる。さらに入出力切
換制御装置４と入出力インタフェイスターミナル３の間
を結ぶ入出力データハス６Ａのケーブルの本数を大幅に
削減することができる。
り、その状態量、計測量等を表わすアナログ入力信号Ａ
ｉおよび（または）デジタル入力信号Ｄｉ（以下この２
つの信号を外部入力信号と総称する）を取込み、 前記外部入力信号に基づいて必要な演算等を行い、 前記外部機器へ、その監視、制御のだめのアナログ出力
信号ＡＯおよび（または）デジタル出力信号ＤＯを送出
する監視・制御装置であって、前記監視、制御の主体と
なるマスタＣＰＵＩと、前記アナログ入力信号Ａｉのそ
れぞれの所定の点数ごとに、および（または）前記デジ
タル入力信号Ｄｉのそれぞれ所定の点数ごとに設けられ
、前記の各入力信号Ａｉ、ＤｉにそれぞれＡＤ変換など
の所定の変換を施した外部入力データを前記監視・制御
装置内の入出力データバス６Ａ上へ送出する第１の入出
力インタフェイスターミナル３としてのＡｉインタフェ
イスターミナル、Ｄｉイロ ンタフェイスターミナル、並びに 前記アナログ出力信号Ａｏのそれぞれ所定の点数ごとに
、および（または）前記デジタル出力信号Ｄｏのそれぞ
れ所定の点数ごとに設けられ、前記入出力データバス上
の外部出力データにＤＡ変換などの所定の変換を施し前
記の各出力信号Ａｏ。 Ｄｏとして前記外部機器へ送出する第２の入出力インタ
フェイスターミナル３としてのＡｏインタフェイスター
ミナル、Ｄｏインタフェイスターミナル、とを備えた監
視・制御装置において、所定周期Ｔで前記の各入出力イ
ンタフェイスターミナル３を順次指定し、当該の前記第
１の入出力インタフェイスターミナル３から前記外部入
力データを受取り、該データに予め前記マスタＣＰＵか
ら指定された所定の演算（加工）を施し、この演算後の
データをシステムバス５を介し前記マスタＣＰＵＩへ送
出し、さらに 前記マスタＣＰＵＩから前記システムバス５を介し前記
外部出力データに対応するデータを受取り、該データに
予め前記マスタＣＰＵから指定された所定の演算を施し
、この演算後のデータを前記入出力データハスを介して
当該の前記第２の入出力インタフェイスターミナル３に
送出する入出力切換制御装置４を備えることとしたので
、従来のパス・インタフェイス装置２相当の装置の削減
が可能となり大幅な省スペースを計ることができる。ま
た従来、入出力データの加工は全てマスタＣＰＵＩが行
っていたが、このデータ加工処理の大部分をこの入出力
切換制御装置４が受は持つことによりマスタＣＰＵＩの
時間的負荷の軽減を計ることができる。さらに入出力切
換制御装置４と入出力インタフェイスターミナル３の間
を結ぶ入出力データハス６Ａのケーブルの本数を大幅に
削減することができる。
第１図は本発明装置の一実施例としての構成を示すブロ
ック図、第２図は同じく第１図の動作説明用のタイムチ
ャート、第３図は第１図に対応する従来の装置のブロッ
ク図である。 ０１：外部機器、１：マスタＣＰＵ、３ （３１〜３ｍ
）：入出力インタフェイスターミナル、４：入出力切換
装置、５ニジステムバス、６Ａ：入出力データバス、１
１（１１１〜ｌ１ｍ）：ターミナル選択信号、（１１：
ターミナル選択信号線） 、１２（１２１〜１２ｎ）：
ワード選択信号、（１２：ワード選択信号線）、１３：
双方向データ信号線、ｍ：ターミナル数、ｎ：ワード数
、Ｎ：データピット幅、Ａｉ：アナログ入力信号、ＡＯ
：アナログ出力信号、Ｄｉ：デジタル入力信号、ＤＯ：
デジタル出力信号、ＴＩ＝周期。
ック図、第２図は同じく第１図の動作説明用のタイムチ
ャート、第３図は第１図に対応する従来の装置のブロッ
ク図である。 ０１：外部機器、１：マスタＣＰＵ、３ （３１〜３ｍ
）：入出力インタフェイスターミナル、４：入出力切換
装置、５ニジステムバス、６Ａ：入出力データバス、１
１（１１１〜ｌ１ｍ）：ターミナル選択信号、（１１：
ターミナル選択信号線） 、１２（１２１〜１２ｎ）：
ワード選択信号、（１２：ワード選択信号線）、１３：
双方向データ信号線、ｍ：ターミナル数、ｎ：ワード数
、Ｎ：データピット幅、Ａｉ：アナログ入力信号、ＡＯ
：アナログ出力信号、Ｄｉ：デジタル入力信号、ＤＯ：
デジタル出力信号、ＴＩ＝周期。
Claims (1)
- 【特許請求の範囲】 １）監視、制御の対象となる外部機器より、その状態量
、計測量等を表わすアナログおよび（または）デジタル
の信号（以下それぞれ外部アナログ入力信号、外部デジ
タル入力信号といい、またこの２つの信号を外部入力信
号と総称する）を取込み、 前記外部入力信号に基づいて必要な演算等を行い、 前記外部機器へ、その監視、制御のためのアナログおよ
び（または）デジタルの信号（以下それぞれ外部アナロ
グ出力信号、外部デジタル出力信号という）を送出する
監視・制御装置であって、前記監視、制御の主体となる
マスタＣＰＵと、前記外部アナログ入力信号のそれぞれ
の所定の点数ごとに、および（または）前記外部デジタ
ル入力信号のそれぞれ所定の点数ごとに設けられ、前記
の各入力信号にそれぞれ所定の変換を施した外部入力デ
ータを前記監視・制御装置内の入出力データバス上へ送
出する第１の入出力インタフェイス、並びに 前記外部アナログ出力信号のそれぞれ所定の点数ごとに
、および（または）前記外部デジタル出力信号のそれぞ
れ所定の点数ごとに設けられ、前記入出力データバス上
の外部出力データに所定の変換を施し前記の各出力信号
として前記外部機器へ送出する第２の入出力インタフェ
イス、とを備えた監視・制御装置において、 所定周期で前記の各入出力インタフェイスを順次指定し
、当該の前記第１の入出力インタフェイスから前記外部
入力データを受取り、該データに予め前記マスタＣＰＵ
から指定された所定の演算を施し、この演算後のデータ
をシステムバスを介し前記マスタＣＰＵへ送出し、さら
に 前記マスタＣＰＵから前記システムバスを介し前記外部
出力データに対応するデータを受取り、該データに予め
前記マスタＣＰＵから指定された所定の演算を施し、こ
の演算後のデータを前記入出力データバスを介して当該
の前記第２の入出力インタフェイスに送出する入出力切
換制御手段、を備えたことを特徴とする監視・制御装置
の入出力切換制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007187A JPS63187303A (ja) | 1987-01-30 | 1987-01-30 | 監視・制御装置の入出力切換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007187A JPS63187303A (ja) | 1987-01-30 | 1987-01-30 | 監視・制御装置の入出力切換制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63187303A true JPS63187303A (ja) | 1988-08-02 |
Family
ID=12016867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007187A Pending JPS63187303A (ja) | 1987-01-30 | 1987-01-30 | 監視・制御装置の入出力切換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187303A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5340177A (en) * | 1976-09-25 | 1978-04-12 | Hitachi Ltd | Input and output control system in remote supervising control system |
| JPS5496682A (en) * | 1978-01-14 | 1979-07-31 | Meidensha Electric Mfg Co Ltd | Supervisory operation panel signal input and output system |
| JPS61216002A (ja) * | 1985-03-20 | 1986-09-25 | Mitsubishi Electric Corp | プロセス制御装置 |
-
1987
- 1987-01-30 JP JP2007187A patent/JPS63187303A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5340177A (en) * | 1976-09-25 | 1978-04-12 | Hitachi Ltd | Input and output control system in remote supervising control system |
| JPS5496682A (en) * | 1978-01-14 | 1979-07-31 | Meidensha Electric Mfg Co Ltd | Supervisory operation panel signal input and output system |
| JPS61216002A (ja) * | 1985-03-20 | 1986-09-25 | Mitsubishi Electric Corp | プロセス制御装置 |
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