JPS6318336B2 - - Google Patents
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- JPS6318336B2 JPS6318336B2 JP54016641A JP1664179A JPS6318336B2 JP S6318336 B2 JPS6318336 B2 JP S6318336B2 JP 54016641 A JP54016641 A JP 54016641A JP 1664179 A JP1664179 A JP 1664179A JP S6318336 B2 JPS6318336 B2 JP S6318336B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関する。
シヨツトキーバリアダイオード（以下SBDと
略記）を含む半導体集積回路装置を設計する場
合、順方向電圧（以下VFと略記）が低く、かつ
特性が安定なSBDと、導通状態におけるコレク
ターエミツタ間電圧（以下VCEと略記）が低いト
ランジスタが要求される。これを最も効果的に達
成するためには、SBDの直列抵抗（以下γdと略
記）および、トランジスタのコレクタ飽和抵抗
（以下γSCと略記）を小さくすることが必要であ
る。
略記）を含む半導体集積回路装置を設計する場
合、順方向電圧（以下VFと略記）が低く、かつ
特性が安定なSBDと、導通状態におけるコレク
ターエミツタ間電圧（以下VCEと略記）が低いト
ランジスタが要求される。これを最も効果的に達
成するためには、SBDの直列抵抗（以下γdと略
記）および、トランジスタのコレクタ飽和抵抗
（以下γSCと略記）を小さくすることが必要であ
る。
第１図には集積化に於いて上記要求が顕著に生
ずる論理回路の１例を示す。すなわち、この回路
は、破線で囲まれた部分を半導体ウエーハーに集
積化して形成するときSBDのVFおよびトランジ
スタのVCEを低くする必要がある一つの例であ
る。
ずる論理回路の１例を示す。すなわち、この回路
は、破線で囲まれた部分を半導体ウエーハーに集
積化して形成するときSBDのVFおよびトランジ
スタのVCEを低くする必要がある一つの例であ
る。
第１図の回路動作に於いてトランジスタQ4が
導通しそのコレクタが低レベルになつたとき、別
な論理回路より端子０点に流れ込んでくる負荷電
流と、抵抗R7，R9を通りSBD D5，D7の陰極側
に流れる電流の総和がトランジスタQ4のコレク
タ電流となる。この電流の大きさに相応しトラン
ジスタQ4のVCEが決まり、このVCEに、前記SBD
D5，D7を流れる電流の大きさに相応したSBDの
VFを加昭たものがトランジスタQ6，Q7のベース
の電位となる。このときトランジスタQ4のVCEあ
るいはSBD D5，D7のVFが高いとトランジスタ
Q6，Q7のベース電位が高くなり、これらのトラ
ンジスタのターンオフ時間が遅くなつてしまう。
また、このベース電位が極端に高いと誤動作を生
じさせてしまう場合もある。更に温度が高い場合
は上記の問題はより生じやすくなる。これは温度
の上昇に対するトランジスタQ4のVCEの低下およ
びSBD D5，D7のVFの低下の割合に比較し、ト
ランジスタQ6，Q7のベースエミツタ間順方向電
圧（以下VBEと略記）の低下の割合の方が大き
く、これらのトランジスタのベースの低レベルマ
ージンが減少するからである。このことは、トラ
ンジスタQ4のコレクタ飽和抵抗γSC、SBD D5，
D7が大きいとき最も生じやすい。
導通しそのコレクタが低レベルになつたとき、別
な論理回路より端子０点に流れ込んでくる負荷電
流と、抵抗R7，R9を通りSBD D5，D7の陰極側
に流れる電流の総和がトランジスタQ4のコレク
タ電流となる。この電流の大きさに相応しトラン
ジスタQ4のVCEが決まり、このVCEに、前記SBD
D5，D7を流れる電流の大きさに相応したSBDの
VFを加昭たものがトランジスタQ6，Q7のベース
の電位となる。このときトランジスタQ4のVCEあ
るいはSBD D5，D7のVFが高いとトランジスタ
Q6，Q7のベース電位が高くなり、これらのトラ
ンジスタのターンオフ時間が遅くなつてしまう。
また、このベース電位が極端に高いと誤動作を生
じさせてしまう場合もある。更に温度が高い場合
は上記の問題はより生じやすくなる。これは温度
の上昇に対するトランジスタQ4のVCEの低下およ
びSBD D5，D7のVFの低下の割合に比較し、ト
ランジスタQ6，Q7のベースエミツタ間順方向電
圧（以下VBEと略記）の低下の割合の方が大き
く、これらのトランジスタのベースの低レベルマ
ージンが減少するからである。このことは、トラ
ンジスタQ4のコレクタ飽和抵抗γSC、SBD D5，
D7が大きいとき最も生じやすい。
第１図の回路図に於いて他に特筆すべき点とし
ては、ほとんどのトランジスタのベース−コレク
タ間をSBDによりクランプすることによりトラ
ンジスタの飽和を防いでいることである。Q4に
関していえばSBD Ｄ１１のVFが低くないとクラ
ンプ効果は十分とならず、温度が高くなると、こ
のクランプ効果の減退はより顕著となる。これ
は、トランジスタQ4のコレクタ接合PN順方向電
圧（以下VBCと略記）よりもSBD D11のVFの方が
温度上昇に伴なう電圧の低下の割合が小さいため
VBC−VFが減少するからである。
ては、ほとんどのトランジスタのベース−コレク
タ間をSBDによりクランプすることによりトラ
ンジスタの飽和を防いでいることである。Q4に
関していえばSBD Ｄ１１のVFが低くないとクラ
ンプ効果は十分とならず、温度が高くなると、こ
のクランプ効果の減退はより顕著となる。これ
は、トランジスタQ4のコレクタ接合PN順方向電
圧（以下VBCと略記）よりもSBD D11のVFの方が
温度上昇に伴なう電圧の低下の割合が小さいため
VBC−VFが減少するからである。
上記SBDのVFの温度に対する変化の割合の減
少はγdが大きいときより顕著に現われる。
少はγdが大きいときより顕著に現われる。
以上述べた通り第１図に示す様な回路を集積化
する場合トランジスタのコレクタ飽和抵抗γSCお
よびSBDの直列抵抗γdを小さくすることが強く
要求される。
する場合トランジスタのコレクタ飽和抵抗γSCお
よびSBDの直列抵抗γdを小さくすることが強く
要求される。
第２図は第１図の破線で囲んだ部分を半導体基
板に形成した集積回路装置の平面図、第３図は第
２図の平面図となるような従来構造による第２図
Ａ−A′断面図である。
板に形成した集積回路装置の平面図、第３図は第
２図の平面図となるような従来構造による第２図
Ａ−A′断面図である。
Ｐ型半導体基板１にＮ型押込層２，２′を設け
その上にＮ型層を設け、Ｐ型絶縁分離層６を形成
してＮ型層を二つの島３，３′に分離する。一方
の島３にはＰ型ベース領域７、Ｎ型エミツタ領域
８、Ｎ型コレクタコンタクト領域９を形成し、絶
縁膜１０を開口し、開口部にSBD形成用金属１
１を被覆する。この後Al配線１２を行うと３を
コレクタ７をベース、８をエミツタとするトラン
ジスタQ4とこのトランジスタのベースとSBD
D11の陽極とを接続した形となる。他方の島３′
においてＮ型領域９′を設けてSBD D5，D7の陰
極とする。また絶縁膜１０を開口し、SBD形成
用金属を開口部に形成するとシヨツトキーバリア
１１′，１１″が形成され、これが第１図のSBD
D5，D7に対応する。領域９と９′との間をAl配線
で接続するとトランジスタQ4のクレクタにSBD
の陰極が接続される。
その上にＮ型層を設け、Ｐ型絶縁分離層６を形成
してＮ型層を二つの島３，３′に分離する。一方
の島３にはＰ型ベース領域７、Ｎ型エミツタ領域
８、Ｎ型コレクタコンタクト領域９を形成し、絶
縁膜１０を開口し、開口部にSBD形成用金属１
１を被覆する。この後Al配線１２を行うと３を
コレクタ７をベース、８をエミツタとするトラン
ジスタQ4とこのトランジスタのベースとSBD
D11の陽極とを接続した形となる。他方の島３′
においてＮ型領域９′を設けてSBD D5，D7の陰
極とする。また絶縁膜１０を開口し、SBD形成
用金属を開口部に形成するとシヨツトキーバリア
１１′，１１″が形成され、これが第１図のSBD
D5，D7に対応する。領域９と９′との間をAl配線
で接続するとトランジスタQ4のクレクタにSBD
の陰極が接続される。
このような従来構造に於いてトランジスタの
γSCと、SBDのγdを減少させるためには、領域２，
２′で示すＮ型領域の不純物濃度を高くしたり、
Ｎ極領域３，３′の比抵抗を小さくしたり、その
厚さを薄くしたりすることが必要となる。
γSCと、SBDのγdを減少させるためには、領域２，
２′で示すＮ型領域の不純物濃度を高くしたり、
Ｎ極領域３，３′の比抵抗を小さくしたり、その
厚さを薄くしたりすることが必要となる。
しかしながら高不純物Ｎ型領域２，２′の濃度
を上げるとこの領域のせり上がりが大きくなりＰ
型ベース領域７との接触を生じトランジスタの耐
圧を低下させたり、コレクタ接合容量を大きくし
たりしてしまう。従つて領域２，２′のＮ型不純
物濃度はあまり高くできない。次にＮ型領域３，
３′の比抵抗を下げることは、やはりトランジス
タのコレクタ接合容量、絶縁容量等の増加および
SBDの耐圧やトランジスタのコレクタ−エミツ
タ耐圧の低下をまねき限界がある。また、Ｎ型領
域３，３′の厚さを薄くすることは、前述の高不
純物Ｎ型領域２，２′のせり上がりの影響をうけ
やすい。
を上げるとこの領域のせり上がりが大きくなりＰ
型ベース領域７との接触を生じトランジスタの耐
圧を低下させたり、コレクタ接合容量を大きくし
たりしてしまう。従つて領域２，２′のＮ型不純
物濃度はあまり高くできない。次にＮ型領域３，
３′の比抵抗を下げることは、やはりトランジス
タのコレクタ接合容量、絶縁容量等の増加および
SBDの耐圧やトランジスタのコレクタ−エミツ
タ耐圧の低下をまねき限界がある。また、Ｎ型領
域３，３′の厚さを薄くすることは、前述の高不
純物Ｎ型領域２，２′のせり上がりの影響をうけ
やすい。
すなわち第３図に示す従来構造に於いては、ト
ランジスタのクレクタ飽和抵抗γSCおよびSBDの
直列抵抗γdが小さくできず、よつてトランジスタ
のVCEおよびSBDのVFを低くできないという欠点
があつた。しかも、これらの欠点はトランジスタ
のコレクタ電流ICやSBDの順方向電流IFが大きい
ときより著じるしい。
ランジスタのクレクタ飽和抵抗γSCおよびSBDの
直列抵抗γdが小さくできず、よつてトランジスタ
のVCEおよびSBDのVFを低くできないという欠点
があつた。しかも、これらの欠点はトランジスタ
のコレクタ電流ICやSBDの順方向電流IFが大きい
ときより著じるしい。
本発明はこのような事情に鑑みてなされたもの
で、小面積で導通状態のコレクタ−エミツタ間電
圧の低いトランジスタおよび順方向電圧の低いシ
ヨツトキーバリアダイオードを含む半導体集積回
路装置を提供することを目的とする。本発明によ
れば一導電型半導体基板内に逆導電型第１領域を
形成し、該領域および前記一導電型半導体基板上
に逆導電型第２領域を形成し、該領域内に前記逆
導電型第１領域の一部に接するように逆導電型第
３領域を形成し、該領域および前記逆導電型第２
領域上に逆導電型第４領域を形成し、該領域およ
び前記逆導電型第２領域を囲み、かつ前記一導電
型半導体基板に接するように一導電型第２領域を
形成し、前記逆導電型第４領域に囲まれ、かつ前
記逆導電型第３領域の一部に接するように逆導電
型第５領域を形成し、前記逆導電型第４領域の表
面の一部を、一ないし複数個のシヨツトキーバリ
アダイオードの陽極とし、前記逆導電型第５領域
をシヨツトキーバリアダイオードの陰極とした半
導体集積回路装置が得られる。また前記逆導電型
第２および第４領域に囲まれるように一導電型第
３領域を形成し、該領域内に他導電型第６領域を
形成し、前記他導電型第３領域に最も低い前記他
導電型第４表面の一部を、一ないし複数個のシヨ
ツトキーバリアダイオードの陽極とし、前記他導
電型第５領域をトランジスタのコレクタないしシ
ヨツトキーバリアダイオードの陰極とし、前記一
導電型第３領域をベース、他導電型第６領域をエ
ミツタとした半導体集積回路装置も得られる。
で、小面積で導通状態のコレクタ−エミツタ間電
圧の低いトランジスタおよび順方向電圧の低いシ
ヨツトキーバリアダイオードを含む半導体集積回
路装置を提供することを目的とする。本発明によ
れば一導電型半導体基板内に逆導電型第１領域を
形成し、該領域および前記一導電型半導体基板上
に逆導電型第２領域を形成し、該領域内に前記逆
導電型第１領域の一部に接するように逆導電型第
３領域を形成し、該領域および前記逆導電型第２
領域上に逆導電型第４領域を形成し、該領域およ
び前記逆導電型第２領域を囲み、かつ前記一導電
型半導体基板に接するように一導電型第２領域を
形成し、前記逆導電型第４領域に囲まれ、かつ前
記逆導電型第３領域の一部に接するように逆導電
型第５領域を形成し、前記逆導電型第４領域の表
面の一部を、一ないし複数個のシヨツトキーバリ
アダイオードの陽極とし、前記逆導電型第５領域
をシヨツトキーバリアダイオードの陰極とした半
導体集積回路装置が得られる。また前記逆導電型
第２および第４領域に囲まれるように一導電型第
３領域を形成し、該領域内に他導電型第６領域を
形成し、前記他導電型第３領域に最も低い前記他
導電型第４表面の一部を、一ないし複数個のシヨ
ツトキーバリアダイオードの陽極とし、前記他導
電型第５領域をトランジスタのコレクタないしシ
ヨツトキーバリアダイオードの陰極とし、前記一
導電型第３領域をベース、他導電型第６領域をエ
ミツタとした半導体集積回路装置も得られる。
次に本発明の第１の実施例の第４図を参照して
説明する。
説明する。
本実施例では第４図のように第３図の従来例に
比較すると、トランジスタのコレクタ電極から深
さ方向に高不純物濃度領域４が連続して広がつて
おり、またシヨツトキーバリア接合のすぐ近くの
深さまで上記高濃度領域が広がつている。このた
めトランジスタのコレククタ飽和抵抗γSCが極め
て小さくなつており、一方SBDの直列抵抗γdも
著しく減少されている。
比較すると、トランジスタのコレクタ電極から深
さ方向に高不純物濃度領域４が連続して広がつて
おり、またシヨツトキーバリア接合のすぐ近くの
深さまで上記高濃度領域が広がつている。このた
めトランジスタのコレククタ飽和抵抗γSCが極め
て小さくなつており、一方SBDの直列抵抗γdも
著しく減少されている。
すなわち本発明構造をとることにより、素子占
有面積を増加せずにトランジスタのγSCを小さく
しVCEを下げると共、SBDのγdを小さくしVFを下
げることが可能となる。
有面積を増加せずにトランジスタのγSCを小さく
しVCEを下げると共、SBDのγdを小さくしVFを下
げることが可能となる。
次に第５図ａ〜ｆにより本実施例について製造
工程に従つて説明する。
工程に従つて説明する。
第５図ａの如くＰ型半導体基板１に第１の埋込
み層として高不純物濃度Ｎ型領域２，２′を設け、
その上に第５図ｂの如く第１のＮ型エピタキシヤ
ル層３を設け、更に第５図ｃの如く、高不純物濃
度Ｎ型領域を前記第１の埋込み層２，２′に接す
るように第２の埋込み層４，４′を設け、更にそ
の上に第５図ｄの如く第２のＮ型エピタキシヤル
層５を設け、この後第５図ｅの如くＰ型弛縁分離
層６を形成して前記第１、第２のＮ型エピタキシ
ヤル領域を２つの島に分離する。一方の島３，５
には第５図のｆの如くＰ型ベース領域７、Ｎ型エ
ミツタ領域８、Ｎ型コレクタコンタクト領域９を
形成し、絶縁膜１０を開口し、開口部にSBD金
属１１を被覆する。この後Al配線１２を行うと
２，３，４，９をコレクタ、７をベース、８をエ
ミツタとするトランジスタQ4と、このトランジ
スタのベースとSBD D11の陽極とを接続した形
となる。他方の島３′，５′に於いて第５図ｆの如
く高不純物濃度Ｎ型領域を前記第２の埋込み層
４′に接するように設けSBD D5，D7の陰極とす
る。また絶縁膜１０を開口し、SBD形成用金属
を開口部に被覆するとシヨツトキーバリアが形成
され、これが第１図のD5，D7となる。領域９と
９′との間をAl配線で接続し第１図の破線の回路
が形成される。
み層として高不純物濃度Ｎ型領域２，２′を設け、
その上に第５図ｂの如く第１のＮ型エピタキシヤ
ル層３を設け、更に第５図ｃの如く、高不純物濃
度Ｎ型領域を前記第１の埋込み層２，２′に接す
るように第２の埋込み層４，４′を設け、更にそ
の上に第５図ｄの如く第２のＮ型エピタキシヤル
層５を設け、この後第５図ｅの如くＰ型弛縁分離
層６を形成して前記第１、第２のＮ型エピタキシ
ヤル領域を２つの島に分離する。一方の島３，５
には第５図のｆの如くＰ型ベース領域７、Ｎ型エ
ミツタ領域８、Ｎ型コレクタコンタクト領域９を
形成し、絶縁膜１０を開口し、開口部にSBD金
属１１を被覆する。この後Al配線１２を行うと
２，３，４，９をコレクタ、７をベース、８をエ
ミツタとするトランジスタQ4と、このトランジ
スタのベースとSBD D11の陽極とを接続した形
となる。他方の島３′，５′に於いて第５図ｆの如
く高不純物濃度Ｎ型領域を前記第２の埋込み層
４′に接するように設けSBD D5，D7の陰極とす
る。また絶縁膜１０を開口し、SBD形成用金属
を開口部に被覆するとシヨツトキーバリアが形成
され、これが第１図のD5，D7となる。領域９と
９′との間をAl配線で接続し第１図の破線の回路
が形成される。
以上述べた通り本発明構造は高不純物濃度Ｎ型
半導体による埋込み領域が、トランジスタのコレ
クタコンタクト高不純物濃度Ｎ型領域に接してお
り、またこの埋込み領域がシヨツトキーバリア接
合のすぐ近くの深さまで広がつているため、トラ
ンジスタのコレクタおよびSBDの陰極側を形成
するＮ型半導体領域の深さ方向の抵抗が従来構造
に比較し著しく減少し、トランジスタのコレクタ
飽和抵抗γSCおよびSBDの直列抵抗γdが大幅に小
さくなる。このことにより、トランジスタの導通
状態におけるコレクタエミツタ間電圧VCEおよび
SBDのVFも大きく改善されることはいうまでも
ない。
半導体による埋込み領域が、トランジスタのコレ
クタコンタクト高不純物濃度Ｎ型領域に接してお
り、またこの埋込み領域がシヨツトキーバリア接
合のすぐ近くの深さまで広がつているため、トラ
ンジスタのコレクタおよびSBDの陰極側を形成
するＮ型半導体領域の深さ方向の抵抗が従来構造
に比較し著しく減少し、トランジスタのコレクタ
飽和抵抗γSCおよびSBDの直列抵抗γdが大幅に小
さくなる。このことにより、トランジスタの導通
状態におけるコレクタエミツタ間電圧VCEおよび
SBDのVFも大きく改善されることはいうまでも
ない。
例えば第３図の従来構造に於いて高不純物濃度
Ｎ型埋込み領域２，２′の層抵抗を10Ω／□、Ｎ
型領域３，３′の比抵抗を0.5Ω／□、半導体表面
から領域２，２′の上面までの深さを4μｍ、トラ
ンジスタのコレクタコンタクト高不純物Ｎ型領域
の深さを1.2μｍ、Ｐ型半導体ベース領域の深さを
1.6μｍ、トランジスタのコレクタ面積を400μm2、
トランジスタのエミツタ面積を300μm2、SBD
D11，D5の面積を200μm2、SBD D5の陰極の面積
を300μm2、エミツタ−コレクタ開口部中心間距
離を30μｍ、エミツタ−SBD D11開口部中心間距
離を40μｍ、SBD D5の陽極の開口部中心間距離
を30μｍ、とすると、トランジスタのコレクタ飽
和抵抗γSCは83Ω、SBD D11の直列抵抗γdは110
Ω、SBD D5の直列抵抗γdは155Ω、これに対し、
本発明構造では高不純物濃度Ｎ型第２埋込み領域
４，４′の層抵抗を20Ω／□、Ｎ型領域５，５′の
比抵抗を0.5Ω・cm、半導体表面から高不純物濃
度Ｎ型第２埋込み領域４，４′までの深さを1μ
ｍ、その他は従来構造と同一の値をとるものとす
ると、トランジスタのコレクタ飽和抵抗γSCは50
Ω、SBD D11の直列抵抗γdは37Ω、SBD D5の直
列抵抗γdは32Ω、となる。
Ｎ型埋込み領域２，２′の層抵抗を10Ω／□、Ｎ
型領域３，３′の比抵抗を0.5Ω／□、半導体表面
から領域２，２′の上面までの深さを4μｍ、トラ
ンジスタのコレクタコンタクト高不純物Ｎ型領域
の深さを1.2μｍ、Ｐ型半導体ベース領域の深さを
1.6μｍ、トランジスタのコレクタ面積を400μm2、
トランジスタのエミツタ面積を300μm2、SBD
D11，D5の面積を200μm2、SBD D5の陰極の面積
を300μm2、エミツタ−コレクタ開口部中心間距
離を30μｍ、エミツタ−SBD D11開口部中心間距
離を40μｍ、SBD D5の陽極の開口部中心間距離
を30μｍ、とすると、トランジスタのコレクタ飽
和抵抗γSCは83Ω、SBD D11の直列抵抗γdは110
Ω、SBD D5の直列抵抗γdは155Ω、これに対し、
本発明構造では高不純物濃度Ｎ型第２埋込み領域
４，４′の層抵抗を20Ω／□、Ｎ型領域５，５′の
比抵抗を0.5Ω・cm、半導体表面から高不純物濃
度Ｎ型第２埋込み領域４，４′までの深さを1μ
ｍ、その他は従来構造と同一の値をとるものとす
ると、トランジスタのコレクタ飽和抵抗γSCは50
Ω、SBD D11の直列抵抗γdは37Ω、SBD D5の直
列抵抗γdは32Ω、となる。
第６図は本発明の第２の実施例の断面図であ
る。この実施例においては一つの島３，５の内に
トランジスタQ4とQ4のベースとコレクタをクラ
ンプするSBD D11と、Q4のコレクタに回路的に
陰極側が接続されるSBD D5，D7が構成されてい
る。
る。この実施例においては一つの島３，５の内に
トランジスタQ4とQ4のベースとコレクタをクラ
ンプするSBD D11と、Q4のコレクタに回路的に
陰極側が接続されるSBD D5，D7が構成されてい
る。
上記、実施例ではＰ型基板を用いたが、導電型
を逆にすればＮ型基板の場合でも実施可能である
ことはもちろんである。また、SBDの半導体の
比抵抗を高くし耐圧の高いSBDを得ようとする
場合は、従来構造に対する本発明構造の効果はよ
りいつそう明確になる。
を逆にすればＮ型基板の場合でも実施可能である
ことはもちろんである。また、SBDの半導体の
比抵抗を高くし耐圧の高いSBDを得ようとする
場合は、従来構造に対する本発明構造の効果はよ
りいつそう明確になる。
以上詳細に説明したように、本発明によれば占
有面積を増加させることなく、コレクタ飽和抵抗
およびSBDの直列抵抗の小さい半導体集積回路
装置を得ることができる。
有面積を増加させることなく、コレクタ飽和抵抗
およびSBDの直列抵抗の小さい半導体集積回路
装置を得ることができる。
第１図は従来の論理回路の１例の回路図、第２
図は第１図の破線で囲んだ部分を半導体基板に形
成した集積回路装置の平面図、第３図は従来構造
による第２図のＡ−A′断面図、第４図は本発明
の第１の実施例の断面図、第５図ａ〜ｆは本発明
構造の製造工程を示すそれぞれ断面図、第６図は
本発明の第２の実施例の断面図である。 １……Ｐ型半導体基板、２，２′……Ｎ型埋込
層、３，３′，５，５′……Ｎ型島、６……Ｐ型絶
縁分離層、７……Ｐ型ベース領域、８……Ｎ型エ
ミツタ領域、９……Ｎ型コレクタコンタクト領
域、１０……絶縁膜、１１，１１′，１１″……シ
ヨツトキーバリア、１２……Al配線。
図は第１図の破線で囲んだ部分を半導体基板に形
成した集積回路装置の平面図、第３図は従来構造
による第２図のＡ−A′断面図、第４図は本発明
の第１の実施例の断面図、第５図ａ〜ｆは本発明
構造の製造工程を示すそれぞれ断面図、第６図は
本発明の第２の実施例の断面図である。 １……Ｐ型半導体基板、２，２′……Ｎ型埋込
層、３，３′，５，５′……Ｎ型島、６……Ｐ型絶
縁分離層、７……Ｐ型ベース領域、８……Ｎ型エ
ミツタ領域、９……Ｎ型コレクタコンタクト領
域、１０……絶縁膜、１１，１１′，１１″……シ
ヨツトキーバリア、１２……Al配線。
Claims (1)
- １ 一導電型の半導体基板の表面部に形成された
逆導電型の埋込領域と、該半導体基板上に形成さ
れた逆導電型の第１のエピタキシヤル層と、該第
１のエピタキシヤル層の表面から前記埋込領域に
達する互いに離間した逆導電型の第１および第２
の高濃度領域と、該第１のエピタキシヤル層上に
形成された逆導電型の第２のエピタキシヤル層
と、前記埋込領域およびその近傍上の第１および
第２のエピタキシヤル領域を囲むように該第１お
よび第２のエピタキシヤル層に形成された一導電
型の分離領域と、前記第１および第２の高濃度領
域間上内に平面的に位置する該第２のエピタキシ
ヤル層中に形成された一導電型のベース領域と、
前記ベース領域中に形成された逆導電型エミツタ
領域と、前記第２の高濃度領域に接する該第２の
エピタキシヤル層中に形成されたコレクタコンタ
クト領域と、前記第１の高濃度領域上に位置する
該第２のエピタキシヤル層表面に形成されたシヨ
ツトキ障壁形成用金属と、前記コレクタコンタク
ト領域に接触するコレクタ電極とを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1664179A JPS55108761A (en) | 1979-02-14 | 1979-02-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1664179A JPS55108761A (en) | 1979-02-14 | 1979-02-14 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108761A JPS55108761A (en) | 1980-08-21 |
| JPS6318336B2 true JPS6318336B2 (ja) | 1988-04-18 |
Family
ID=11921974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1664179A Granted JPS55108761A (en) | 1979-02-14 | 1979-02-14 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55108761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131050U (ja) * | 1989-04-06 | 1990-10-30 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5025309A (ja) * | 1972-07-08 | 1975-03-18 |
-
1979
- 1979-02-14 JP JP1664179A patent/JPS55108761A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5025309A (ja) * | 1972-07-08 | 1975-03-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02131050U (ja) * | 1989-04-06 | 1990-10-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108761A (en) | 1980-08-21 |
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