JPS631747B2 - - Google Patents

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JPS631747B2
JPS631747B2 JP9531680A JP9531680A JPS631747B2 JP S631747 B2 JPS631747 B2 JP S631747B2 JP 9531680 A JP9531680 A JP 9531680A JP 9531680 A JP9531680 A JP 9531680A JP S631747 B2 JPS631747 B2 JP S631747B2
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JP
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beam evaporation
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JP9531680A
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Tetsuo Minato
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Description

【発明の詳細な説明】 本発明はMIS型半導体装置の製造方法に関し、
特に青色発光素子の製造に有効である。
現在、青色発光素子材料としてZnSe、ZnS、
GaN等が知られているが、これらの結晶ではＰ
型を得るのが困難であるため何れの場合も発光素
子の構造にはMIS（金属層―絶縁層―半導体層）
構造が採用されている。即ち斯る構造では、キヤ
リアを絶縁層を介してＮ型結晶に注入することに
より発光が得られる。
従来、上記MIS構造における絶縁層の形成に
は、スパツタ蒸着法によりSiO2膜やSi3H4膜を形
成したり、あるいは半導体層を構成する結晶が
ZnSeの場合、ZnSe結晶を過酸化水素水中に浸漬
して該結晶表面にZnO膜を形成するものであつた
が、何れの場合も均質な膜質を得るのが難しい上
に、絶縁層と半導体層との界面の汚染を避けるこ
とができない。このため、得られた発光素子は時
間経過と共に著しい発光強度の低下を示す。
本発明はMIS型半導体装置の半導体層と絶縁層
を分子線蒸着法により形成し、上記の欠点を克服
せんとするものである。こゝに分子線蒸着とは、
超高真空内で、夫々別個に加熱されたセルより成
分原子又は分子を基板に向けて分子線状に噴出さ
せ、基板上に被着させるもので、このとき基板を
適当に加熱しておけば基板上にはエピタキシヤル
成長がなされ、単結晶が得られる。
以下本発明実施例を、ZnSeを半導体層とする
MIS型青色発光素子の製造方法につき説明する。
第１図は本実施例の対象とする発光素子を示
し、１は低抵抗のGaAsからなる基板、２及び３
は夫々ZnSeからなり分子線蒸着法により形成さ
れる半導体層及び絶縁層、４，５は電極膜であ
る。
第２図は分子線蒸着装置を示し、６は超真空容
器、７はタングステンヒータを内蔵せる基板ホル
ダ、８，９は夫々ヒータを内蔵し、蒸着したい物
質を収容する第１、第２セル、１０，１１は夫々
第１、第２セル８，９の温度を測定する熱電対、
１２は第１、第２セル８，９と基板ホルダ７との
間に配置され、真空容器６外より操作可能なシヤ
ツタ、１３は真空容器６内を排気するための真空
ポンプ、１４はゲートバルブである。
次に第２図の装置を使つて第１図の素子を得る
方法を説明する。先ず基板ホルダ７にGaAs基板
１を取着し、又第１、第２セル８，９に夫々Zn
とSeを収容し、次いで真空ポンプ１３により真
空容器６内を超高真空に排気する。その後基板ホ
ルダ７の内蔵ヒータにより基板１を約400℃に加
熱すると共に、第１、第２セル８，９の温度調節
によりZn及びSeの夫々の分子線強度（単位面積
当り飛翔する分子個数）を約１：１に保つ。この
ときシヤツタ１２は開放されており、従つて上記
各分子線は基板１に到達し、該基板上に半導体層
２としてのZnSe単結晶が成長する。尚この結晶
成長速度は1μm／時間が適当である。得られた半
導体層２はＮ型を呈し、比抵抗は数Ωcmである。
次いで真空系を破ることなく、シヤツタ１２を
閉じて上記成長を停止し、又基板１の加熱を中止
して該基板温度を室温程度に冷却させ、然る後再
びシヤツタ１２を開けて、上記と同条件でZn及
びSeの分子線蒸着を行なう。このとき基板１温
度は室温程度と低く、従つて得られる蒸着層は非
晶質層となり、その比抵抗は103〜105Ωcmと極め
て高く第１図における絶縁層３を構成する。
最後に、この様にして得られた基板１、半導体
層２及び絶縁層３からなる構造物を真空容器６よ
り取り出し、電極膜４，５を被着することで素子
が完成する。
上記実施例はZnSeの発光素子の製法に関する
ものであつたが、その他の半導体材料を使用する
こともでき、又他のMIS型半導体素子の製法にも
本発明は有効に適用される。
かくして本発明によれば、MIS構造半導体素子
を構成する半導体層と絶縁層とを共に分子線蒸着
法により形成できるから、上記両層を同一真空系
内で連続して形成できることになり、従つて上記
両層の界面が清浄に保たれ、長寿命の素子を得る
ことができ、又上記絶縁層は分子線の強度を一定
にすることにより容易に均一な膜厚で再現性良く
形成され、製造歩留りも向上する。
【図面の簡単な説明】
第１図は本発明実施例により得んとする素子の
側面図、第２図は上記実施例に使用される製造装
置の模式的断面図である。 １…基板、２…半導体層（単結晶層）、３…絶
縁層（非晶質層）。

Claims (1)

    【特許請求の範囲】
  1. １ 分子線蒸着法により単結晶層を基板上に形成
    する第１工程、該第１工程に続いて上記単結晶層
    上に該単結晶層と同一組成を有する非晶質層を分
    子線蒸着法により形成する第２工程、上記非晶質
    層上に電極膜を被着する第３工程からなることを
    特徴とするMIS型半導体装置の製造方法。
JP9531680A 1980-07-10 1980-07-10 Manufacture of mis type semiconductor device Granted JPS5720428A (en)

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JP9531680A JPS5720428A (en) 1980-07-10 1980-07-10 Manufacture of mis type semiconductor device

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JP9531680A JPS5720428A (en) 1980-07-10 1980-07-10 Manufacture of mis type semiconductor device

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JPS5720428A JPS5720428A (en) 1982-02-02
JPS631747B2 true JPS631747B2 (ja) 1988-01-13

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ID=14134341

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Publication number Priority date Publication date Assignee Title
JPH0448156U (ja) * 1990-08-27 1992-04-23

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JPS58165386A (ja) * 1982-03-26 1983-09-30 Hiroshi Kukimoto 半導体発光素子およびその製造方法
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JPS5552220A (en) * 1978-10-13 1980-04-16 Fujitsu Ltd Manufacturing of semiconductor intergrated circuit

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