JPS6298774A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、薄膜トランジスタの製造方法に係り、特に、
大面積の基板上に多数配設することのできる薄膜トラン
ジスタの製造方法に関するものである。

（従来技術） 従来、逆スタガード構造の薄膜トランジスタを形成する
場合、活性層にグロー放電法により生成した非晶質シリ
コン膜を使用していた。これは、膜厚が均一で、膜質も
均一なものが得られるという大きな特徴があるからであ
る。しかしながら、この構成のトランジスタは、立ち上
がり応答時間が１００μｓｅｃ程度と結晶シリコン膜を
使用したトランジスタの１μｓｅｃに比べて非常に遅く
、従って将来の高密度、高速スイッチング動作の要求に
は対応できないことが予想される。

これに対し、熱分解法による結晶シリコン膜の場合は、
膜の均一性で前記グロー放電法によるものより劣り、ま
た、長時間熱に曝されるためゲート電極がシリサイド化
し、若しくは絶縁膜中へ不純物として拡散して、トラン
ジスタとしての特性ｖＴＨの変化、トレイン電流ＩＤＳ
の変化が起こり易いという問題があった。

（発明の目的） 本発明は、上記従来技術の問題点を解消するためになさ
れたもので、大面積の基板上に多数のトランジスタを配
設することができ、そのトランジスタはよりＳが大きく
、かつ応答時間が速いという薄膜トランジスタの製造方
法を提供するものである。

（発明の構成） 上記目的を達成するために、本発明は、絶縁基板上に、
所定の間隔を介して２つの電極を並置したデュアルグー
１〜電極膜、絶縁膜、及び非晶質シリコン膜又は多結晶
シリコン膜をこの順序で積層するか、若しくはその逆の
順序で積層する工程と、その積層体にランプ光又はレー
ザを照射して前記ゲート電極膜を加熱したその熱の伝導
により前記非晶質シリコン膜又は多結晶シリコン膜を加
熱して結晶化し、活性領域を形成する工程と、この活性
領域の両端にソース及びドレイン電極を形成する工程と
からなる製造方法を採るものである。

（実施例） 以下図面に基づき実施例を詳細に説明する。

第１図は、本発明の一実施例を示したものである。まず
第１図（ａ）に示したように、透明絶縁性の基板１上に
ゲート電極となる金属膜、例えばＮｉＣｒ膜を形成した
後これをパターニングして、所定の間隔を開けて２つの
電極を並置したデュアルゲート電極２を形成する。その
上に５ｉ０２等の絶縁膜３を積層し、次いでグロー放電
法による非晶質シリコン膜又は熱分解法しこよる多結晶
シリコン膜４を形成する。次に、シリコン膜４の上から
レーザ、ランプ光等の光エネルギー５を照射してアニー
ル処理を施す。一般にシリコン膜４や絶縁膜３は薄く、
従って光エネルギーは透過し易い。そこで金属膜からな
るゲート電極２が加熱され、その熱の伝導により上部の
シリコン膜４が加熱されて結晶化する。４ａは結晶化さ
れたシリコンを示す。

ここで、デュアルゲート電極２が、第２図（ａ）に示し
たように１つの電極６から構成されていると、シリコン
膜４が加熱される温度分布は、第２図（ｂ）に示したよ
うに、ゲート電極６の中央部に５Ｇ温のピークがあり５
両端にいく程温度がさがった分布となる。このため、活
性領域の中央部に結晶粒界４ｂができ易くなる。この結
晶粒界は電子の走行を妨げるバリヤーとなるため再現性
の少ない、バラツキの大きい素子ができる可能性がある
。

本発明では、２つの電極を並置したデュアルゲート電極
にしているので、シリコン膜４における温度分布は、第
１図（ｂ）に示したような、高温部か平らな分布となり
、活性領域の中央部での結晶粒界の出現はほとんどなく
なる。

結晶化のためのアニール処理を施した後、例えばＡ、を
蒸着し、パターニングして第１図（Ｃ）に示したように
、ソース、ドレイン電極７，８を形成し、シリコン膜と
金属膜のシンタリングを施してデュアルゲートの逆スタ
ガード型薄膜トランジスタ素子が完成する。

なお、具体的な作製条件を以下に示す。

ゲー１へ電極：　　ＮｉＣｒ　　　　　抵抗加熱蒸着法
膜　　　厚　　　〜５０００人 基板温度　　１００〜２００℃ 絶　　縁　　膜：　　　Ｓｉｎ、　　　　　　　ＬＰＣ
ＶＤ法膜　　　厚　　　〜３０００人 基板温度　　３００〜４００°Ｃ 反応ガス　　Ｓｉ、Ｈ，＋Ｏ□ 非晶質シリコン１摸：　　　　　ＰＣＶＤ法膜　　　厚
　　　〜５０００人 基板温度　　２００〜３００℃ 反応ガス　　５ｉｌｌ、　＋　８２ 結晶化アニール：　ランプアニール法 アニール温度　６００〜８００°Ｃ アニール時間　１０〜６０秒 アルゴン雰囲気 ソース、１〜レイン電極：へ〇抵抗加熱蒸着法膜　　　
厚　　　〜５０００人 基板温度　　室温 シンタリング：アニール温度　３５０〜４５０℃アニー
ル時間　３０分 アルゴン雰囲気 ゲート電極材料としては、ＮｊＣｒの外に、ｐｏｌ、ｙ
ｓｊ＋Ｍｏ、　Ｔａ、　ＭｏＳｉ、　ＣｒＳｉ等が使用
される。また絶縁膜としでは、Ｓｉｎ□、　５ｉｌｌＮ
４．　ＴａＺＯｓが用いられる・第３図は、本発明の他
の実施例を示したもので、第１図と同一名称の部分には
同一符号を付しである。この場合は、デュアルゲート電
極２、ソース、ドレイン電極７，８を同一平面上に形成
したコプレナー型の薄膜トランジスタである。非晶質シ
リコン又は多結晶シリコンの結晶化のためのアニール処
理においては、光照射は上部からでもよいし、基板が透
明であれば基板を通して行なってもよい。

光はゲート電極２を加熱し、その熱の伝導によりシリコ
ン膜４が加熱され、結晶化が促進される。

このトランジスタは蓄積モードで動作する。

第４図は、デュアルゲート電極２の外に、結晶化された
シリコン４ａの活性層上にも絶縁膜９を介してもう１つ
のゲート電極膜１０が設けられており、下のデュアルゲ
ート電極２をバックゲートに使用したＪＦＥＴ　（Ｊｕ
ｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓ
ｉｓｔｏｒ）を示したものである。ＪＦＥＴは、ＭＯ５
構造のトランジスタに比べて大電流の制御が可能である
ことが知られている。

第１図（Ｃ）の逆スタガード型、第３図のコプレナー型
のデュアルゲート薄膜トランジスタは、液晶駆動用のス
イッチ素子あるいは駆動素子として使用することができ
、活性領域が結晶化シリコンであるためカットオフ周波
数は高く、電流も非晶質シリコンより大きくとることが
できる。

第５図に、液晶駆動用スイッチ素子として回路を形成し
た場合の薄膜トランジスタアレーの概略を示す。１１は
本発明方法により形成した薄膜トランジスタ、１２は画
素部、１３はゲート電極配線、１４はソース電極配線で
ある。

また、第４図のＪＦＥＴ型デュアルゲート薄膜トランジ
スタは、モータ駆動用、あるいは電流の必要なＬＥＤ　
（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄａ）のスイ
ッチング素子として使用することができ、第１図、第３
図のトランジスタに比べて電流路が広いため、電流を大
きくとれる。従って電流素子として好適である。

（発明の効果） 以上説明したように、本発明によれば、デュアルゲート
電極膜を設け、レーザアニールやランプアニール処理を
施して非晶質シリコン膜あるいは多結晶シリコン膜を結
晶化するに際し、グー１〜電極膜が加熱されたその熱の
伝導によりシリコン膜を加熱するようにしたので、加熱
温度の分布が均一になって結晶粒界の生成を最小限に抑
えることができ、トレイン電流の大きい、かつ応答時間
の速い薄膜トランジスタを大面積の基板上に多数、再現
性よく形成することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例における薄膜トランジスタ
の製造方法及びアニール処理の温度分布を示す図、第２
図は、ゲート電極が１つの場合のアニール処理の温度分
布を示す図、第３図は、本発明の他の実施例における薄
膜トランジスタの構成図、第４図は、本発明のさらに他
の実施例における薄膜１〜ランジスタの構成図、第５図
は、本発明を応用した薄膜トランジスタアレーを示す図
である。 １　・・基板、　２　・・・デュアルゲート電極、３　
・・・絶縁膜、　４　・・・非晶質シリコン膜。 ４ａ・・・結晶化されたシリコン膜、　５　・・・アニ
ール用光エネルギー、　　７　・・・　ソース電極、８
　・・　トレイン電極。 特許出願人　　株式会社　リ　コー 第１図 （ｂ） （Ｃ） 第２図 （ａ） （ｂ） 第３図 ａ 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 絶縁基板上に、所定の間隔を介して２つの電極を並置し
   たデュアルゲート電極膜、絶縁膜、及び非晶質シリコン
   膜又は多結晶シリコン膜をこの順序で積層するか、若し
   くはその逆の順序で積層する工程と、その積層体にラン
   プ光又はレーザを照射して前記ゲート電極膜を加熱した
   その熱の伝導により前記非晶質シリコン膜又は多結晶シ
   リコン膜を加熱して結晶化し、活性領域を形成する工程
   と、この活性領域の両端にソース及びドレイン電極を形
   成する工程とからなることを特徴とする薄膜トランジス
   タの製造方法。