JPS6317339B2 - - Google Patents
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- Publication number
- JPS6317339B2 JPS6317339B2 JP56142913A JP14291381A JPS6317339B2 JP S6317339 B2 JPS6317339 B2 JP S6317339B2 JP 56142913 A JP56142913 A JP 56142913A JP 14291381 A JP14291381 A JP 14291381A JP S6317339 B2 JPS6317339 B2 JP S6317339B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- type
- polyacetylene
- doped
- platinum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 claims description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Description
【発明の詳細な説明】
本発明は半導体装置の配線に係り、特にポリア
セチレン配線の良好なオーミツクコンタクトを可
能とする半導体装置の構造に関するものである。
セチレン配線の良好なオーミツクコンタクトを可
能とする半導体装置の構造に関するものである。
従来の半導体装置の配線においては、不純物を
高濃度に添加したポリシリコンまたはアルミニウ
ム等が主に使用されていた。ポリシリコンはシリ
コン単結晶で形成される半導体装置においては、
同一元素であるために製造プロセス等において共
通性を持ち、また、アルミニウム等の金属配線で
は抵抗率が低いという特徴を持つている。しかし
ながら、これらの配線を更に低い温度で形成した
い場合、または更に広い面積に亘つて同時に膜形
成を行ない、配線形成の量産性を高めたい場合、
または既設パターンの凹凸または疵部を持つた基
板表面に配線を形成したい場合、または配線によ
る半導体表面への歪を更に軽減させたい場合等に
困難な問題が生じて来る。
高濃度に添加したポリシリコンまたはアルミニウ
ム等が主に使用されていた。ポリシリコンはシリ
コン単結晶で形成される半導体装置においては、
同一元素であるために製造プロセス等において共
通性を持ち、また、アルミニウム等の金属配線で
は抵抗率が低いという特徴を持つている。しかし
ながら、これらの配線を更に低い温度で形成した
い場合、または更に広い面積に亘つて同時に膜形
成を行ない、配線形成の量産性を高めたい場合、
または既設パターンの凹凸または疵部を持つた基
板表面に配線を形成したい場合、または配線によ
る半導体表面への歪を更に軽減させたい場合等に
困難な問題が生じて来る。
本発明の第１の目的は前記のようにポリシリコ
ンまたはアルミニウムによつて通常形成される配
線より更に低い温度で、または量産性を持つて、
または凹凸、疵部があつても段切れを起さず、ま
たは半導体への歪みが少ない配線を形成しようと
するものであり、このために配線材料として不純
物を添加したポリアセチレンを使用するものであ
る。
ンまたはアルミニウムによつて通常形成される配
線より更に低い温度で、または量産性を持つて、
または凹凸、疵部があつても段切れを起さず、ま
たは半導体への歪みが少ない配線を形成しようと
するものであり、このために配線材料として不純
物を添加したポリアセチレンを使用するものであ
る。
ポリアセチレンは有機物でありながら、これに
不純物としてLi，NaまたはＫを加えるとｎ型半
導体となり、Cl2，Br2，I2，AsF5，ICl，H2SO4、
またはHNO3を加えるとＰ型半導体となる。ま
た、抵抗率はＰ型において10-8Ωcmに達し、ｎ型
では更に低抵抗となる。したがつてポリシリコン
に1020atoms／cm3程度の不純物を添加したものと
同程度の低抵抗となり、配線として充分使用可能
なものである。しかしながらｎ型ポリアセチレン
は空気中の酸素により酸化され易く、化学的安定
性に欠けるために配線材料としてはＰ型が好まし
い。Ｐ型は添加不純物から自明のように酸化され
た状態にあり、ｎ型に比べ格段に安定である。一
方、配線は半導体のｎ型領域にもＰ型領域にもオ
ーミツクコンタクトを持つて形成される必要があ
るが、MOS LSIにおいては高速性からｎチヤン
ネルMOS FETが多く使われており、ｎ型領域
へのオーミツクコンタクトの必要性が多い。この
場合にはＰ型ポリアセチレン配線とｎ型半導体領
域の間でpn接合が形成され、良好なコンタクト
が取れない。そこで本発明の第２の目的は前記の
ようなポリアセチレン配線の特徴を維持したま
ま、Ｐ型ポリアセチレン配線をｎ型半導体領域に
良好なオーミツクコンタクトを持つて形成させる
ことにあり、このために両物質間に金属シリサイ
ド層を介在させることを特徴としている。
不純物としてLi，NaまたはＫを加えるとｎ型半
導体となり、Cl2，Br2，I2，AsF5，ICl，H2SO4、
またはHNO3を加えるとＰ型半導体となる。ま
た、抵抗率はＰ型において10-8Ωcmに達し、ｎ型
では更に低抵抗となる。したがつてポリシリコン
に1020atoms／cm3程度の不純物を添加したものと
同程度の低抵抗となり、配線として充分使用可能
なものである。しかしながらｎ型ポリアセチレン
は空気中の酸素により酸化され易く、化学的安定
性に欠けるために配線材料としてはＰ型が好まし
い。Ｐ型は添加不純物から自明のように酸化され
た状態にあり、ｎ型に比べ格段に安定である。一
方、配線は半導体のｎ型領域にもＰ型領域にもオ
ーミツクコンタクトを持つて形成される必要があ
るが、MOS LSIにおいては高速性からｎチヤン
ネルMOS FETが多く使われており、ｎ型領域
へのオーミツクコンタクトの必要性が多い。この
場合にはＰ型ポリアセチレン配線とｎ型半導体領
域の間でpn接合が形成され、良好なコンタクト
が取れない。そこで本発明の第２の目的は前記の
ようなポリアセチレン配線の特徴を維持したま
ま、Ｐ型ポリアセチレン配線をｎ型半導体領域に
良好なオーミツクコンタクトを持つて形成させる
ことにあり、このために両物質間に金属シリサイ
ド層を介在させることを特徴としている。
つぎに、一実施例を第１図〜第５図に基づいて
説明する。ここで説明する一実施例はｎチヤンネ
ルのMOS FETの場合であり、第１図のように
Ｐ型シリコン基板１上にフイールド酸化膜（厚さ
〜6000Å）２、n+ソース・ドレイン（厚さ〜
4000Å）３、ゲート酸化膜（厚さ〜500Å）４、
およびn+ポリシリコンゲート電極（厚さ〜4000
Å）５が公知技術により形成される。つぎに、第
２図のように白金（厚さ〜400Å）６を真空蒸着
し、約550℃で15分程度熱処理を施すことにより
ソース・ドレイン領域およびポリシリコンゲート
電極上に白金シリサイド７が形成され、フイール
ド酸化膜上では白金は未反応のまま残る。ここで
n+ソース・ドレイン領域からの白金シリサイド
の突き抜け現象は、n+拡散および白金の合金化
反応のマスクを同じゲート電極によつて自己整合
的に行なつているために拡散および合金化反応の
条件を通常の程度に制御するだけで簡単に防止で
きる。つぎに、王水によるエツチングで未反応の
白金を除去し、チーグラー・ナツタ触媒を基板表
面に塗布し、約−70℃で、１気圧のアセチレンガ
ス雰囲気中に基板を置くと第３図のようにノンド
ープのポリアセチレン層８が形成される。つぎ
に、公知のフオトプロセスにより第４図のように
レジストのパターン９を形成し、これをマスクと
してAsF5を約３モルパーセントになるまでイオ
ン注入し、レジストを剥離すると第５図のように
Ｐ型ポリアセチレン配線１０とゲート電極周囲の
ノンドープのポリアセチレン層に分けられる。ノ
ンドープのポリアセチレンは約106Ωcm程度の高
い抵抗率を持ち、絶縁物として充分な特性を持つ
ている。以上のようなプロセスによりドープされ
たポリシリコンに劣らない導電特性を持つた配線
が形成される。
説明する。ここで説明する一実施例はｎチヤンネ
ルのMOS FETの場合であり、第１図のように
Ｐ型シリコン基板１上にフイールド酸化膜（厚さ
〜6000Å）２、n+ソース・ドレイン（厚さ〜
4000Å）３、ゲート酸化膜（厚さ〜500Å）４、
およびn+ポリシリコンゲート電極（厚さ〜4000
Å）５が公知技術により形成される。つぎに、第
２図のように白金（厚さ〜400Å）６を真空蒸着
し、約550℃で15分程度熱処理を施すことにより
ソース・ドレイン領域およびポリシリコンゲート
電極上に白金シリサイド７が形成され、フイール
ド酸化膜上では白金は未反応のまま残る。ここで
n+ソース・ドレイン領域からの白金シリサイド
の突き抜け現象は、n+拡散および白金の合金化
反応のマスクを同じゲート電極によつて自己整合
的に行なつているために拡散および合金化反応の
条件を通常の程度に制御するだけで簡単に防止で
きる。つぎに、王水によるエツチングで未反応の
白金を除去し、チーグラー・ナツタ触媒を基板表
面に塗布し、約−70℃で、１気圧のアセチレンガ
ス雰囲気中に基板を置くと第３図のようにノンド
ープのポリアセチレン層８が形成される。つぎ
に、公知のフオトプロセスにより第４図のように
レジストのパターン９を形成し、これをマスクと
してAsF5を約３モルパーセントになるまでイオ
ン注入し、レジストを剥離すると第５図のように
Ｐ型ポリアセチレン配線１０とゲート電極周囲の
ノンドープのポリアセチレン層に分けられる。ノ
ンドープのポリアセチレンは約106Ωcm程度の高
い抵抗率を持ち、絶縁物として充分な特性を持つ
ている。以上のようなプロセスによりドープされ
たポリシリコンに劣らない導電特性を持つた配線
が形成される。
なお、前記実施例はｎチヤンネルMOS FET
について述べたが、その他のｎ型領域への配線に
も同様に適用可能であり、また白金シリサイドの
代りにモリブデンシリサイドまたはタングステン
シリサイド等の金属シリサイドが同様に使用可能
である。
について述べたが、その他のｎ型領域への配線に
も同様に適用可能であり、また白金シリサイドの
代りにモリブデンシリサイドまたはタングステン
シリサイド等の金属シリサイドが同様に使用可能
である。
以上のように本発明に従えば一般的な有機物が
持つている特徴と同様に、低温で膜形成が可能で
あり、量産性に優れ、また膜形成される基板に歪
みを与えることが少ない。更に、ポリアセチレン
を成長させるときのアセチレンガス圧力が約１気
圧で、比較的高いために既設パターンの凹凸また
は疵部に対しても段切れ現象を起さない配線が形
成可能である。
持つている特徴と同様に、低温で膜形成が可能で
あり、量産性に優れ、また膜形成される基板に歪
みを与えることが少ない。更に、ポリアセチレン
を成長させるときのアセチレンガス圧力が約１気
圧で、比較的高いために既設パターンの凹凸また
は疵部に対しても段切れ現象を起さない配線が形
成可能である。
第１図〜第５図はｎチヤネルMOS FETに本
発明を適用した場合の説明図であり、１はＰ型シ
リコン基板、２はフイールド酸化膜、３はn+ソ
ースおよびドレイン、４はゲート酸化膜、５は
n+ポリシリコンゲート電極、６は白金薄膜、７
は白金シリサイド層、８はノンドープのポリアセ
チレン膜、９はレジスト膜、１０はＰ型ポリアセ
チレン配線である。
発明を適用した場合の説明図であり、１はＰ型シ
リコン基板、２はフイールド酸化膜、３はn+ソ
ースおよびドレイン、４はゲート酸化膜、５は
n+ポリシリコンゲート電極、６は白金薄膜、７
は白金シリサイド層、８はノンドープのポリアセ
チレン膜、９はレジスト膜、１０はＰ型ポリアセ
チレン配線である。
Claims (1)
- 【特許請求の範囲】 １ 不純物を添加したポリアセチレンから成る配
線を有する半導体装置であつて、Ｐ型ポリアセチ
レン配線のｎ型半導体領域へのオーミツク接続部
において、該Ｐ型ポリアセチレンと該ｎ型半導体
との間に金属シリサイド層を介在させたことを特
徴とする半導体装置。 ２ 金属シリサイドが白金シリサイドであること
を特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142913A JPS5844766A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142913A JPS5844766A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844766A JPS5844766A (ja) | 1983-03-15 |
| JPS6317339B2 true JPS6317339B2 (ja) | 1988-04-13 |
Family
ID=15326528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142913A Granted JPS5844766A (ja) | 1981-09-10 | 1981-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844766A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752815A (en) * | 1984-06-15 | 1988-06-21 | Gould Inc. | Method of fabricating a Schottky barrier field effect transistor |
| WO2017130441A1 (ja) | 2016-01-26 | 2017-08-03 | 藤倉ゴム工業株式会社 | 金属空気電池 |
-
1981
- 1981-09-10 JP JP56142913A patent/JPS5844766A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844766A (ja) | 1983-03-15 |
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