JPS63169797A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS63169797A JPS63169797A JP62002221A JP222187A JPS63169797A JP S63169797 A JPS63169797 A JP S63169797A JP 62002221 A JP62002221 A JP 62002221A JP 222187 A JP222187 A JP 222187A JP S63169797 A JPS63169797 A JP S63169797A
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- Japan
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- integrated circuit
- circuit device
- hybrid integrated
- thick film
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Links
- 239000010408 film Substances 0.000 claims description 19
- 239000008188 pellet Substances 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 description 18
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔＃東上の利用分野〕
本発明は、配耕基飯に［接ＩＣペレット勿搭載した混成
集積回路装置に関する０ 〔従来の技術〕 従来、ＩＣペレット′？を直接配縁基板に搭載した混放
果横回路としてｒｒ％厚廖厚板基板いは薄−基板に直従
ＩＣペレッ）ｋ搭載した混成集積回路装置がある。他の
例としてＵ、ＩＣベレッｌ？ｇ威した厚膜基板に薄便抵
抗基板ｔＭｒ械した混成集積回路装置がある。
集積回路装置に関する０ 〔従来の技術〕 従来、ＩＣペレット′？を直接配縁基板に搭載した混放
果横回路としてｒｒ％厚廖厚板基板いは薄−基板に直従
ＩＣペレッ）ｋ搭載した混成集積回路装置がある。他の
例としてＵ、ＩＣベレッｌ？ｇ威した厚膜基板に薄便抵
抗基板ｔＭｒ械した混成集積回路装置がある。
上述した厚膜混成集積回路装置も、薄膜混成集積回路装
置も多ピンＩＣｋ含む回路を高密度に笑装する友めには
それぞれ問題がある。すなわち。
置も多ピンＩＣｋ含む回路を高密度に笑装する友めには
それぞれ問題がある。すなわち。
第２図の厚膜、薄膜比較説明画に示すように、第２図の
ブロックＡの厚膜部分では、ワイヤボンディング用の導
体パターン巾が３０θ〜４（）０μｍ必要とするため、
ＩＣペレット２ａのボンティングパッドから基板上のス
テッチランド５に接続する金属側＃（ボンディングワイ
ヤ）３の長さが長くなジ、ボンディングワイヤのたるみ
などで実現が困難になる。一方第２肉のブロックＢで示
す薄膜回路部分では、パターン巾が１００μｍでもワイ
ヤボンディングが可能であるため、ボンディングワイヤ
４の長さが短くなり１厚膜回路のような問題は起らない
が、しかし、配線の多層化に困難があり、：Ｉスト高に
なるという欠点がある。
ブロックＡの厚膜部分では、ワイヤボンディング用の導
体パターン巾が３０θ〜４（）０μｍ必要とするため、
ＩＣペレット２ａのボンティングパッドから基板上のス
テッチランド５に接続する金属側＃（ボンディングワイ
ヤ）３の長さが長くなジ、ボンディングワイヤのたるみ
などで実現が困難になる。一方第２肉のブロックＢで示
す薄膜回路部分では、パターン巾が１００μｍでもワイ
ヤボンディングが可能であるため、ボンディングワイヤ
４の長さが短くなり１厚膜回路のような問題は起らない
が、しかし、配線の多層化に困難があり、：Ｉスト高に
なるという欠点がある。
本発明の混成集積回路装置は前述の問題’Ｃ８≠決する
ために、多ビンＩＣペレットは薄膜基板に実装し、さら
にこの薄膜基板を厚膜基板に搭載することにより、厚膜
基板で多層配線を形成し、多ビンＩＣペレット’ｔ ｉ
ｌｌ ｌｌｉ基板で対処することにより、多ピンＩＣｔ
−含む高密度実装の混成集積回路装置が得られる。
ために、多ビンＩＣペレットは薄膜基板に実装し、さら
にこの薄膜基板を厚膜基板に搭載することにより、厚膜
基板で多層配線を形成し、多ビンＩＣペレット’ｔ ｉ
ｌｌ ｌｌｉ基板で対処することにより、多ピンＩＣｔ
−含む高密度実装の混成集積回路装置が得られる。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の力Ｔ面図である。第１図に
おいて、１は厚膜基板であり、厚膜基板１にはＩＣベレ
ッ）１ａ＃１ａが搭載され、基板上のステッチランドと
ペレット１ａのボンディングパットとの間ａボンティン
グワイヤ＃３により接続されている。また、厚膜基板１
には、ＩＣベレッ）２ａが搭載された薄Ｐａ基＆２が搭
載さｎ、基板２上のステッチランドとベレッ）２ａのポ
ンディングパッドとの間はワイヤ４により接続されてい
る。
おいて、１は厚膜基板であり、厚膜基板１にはＩＣベレ
ッ）１ａ＃１ａが搭載され、基板上のステッチランドと
ペレット１ａのボンディングパットとの間ａボンティン
グワイヤ＃３により接続されている。また、厚膜基板１
には、ＩＣベレッ）２ａが搭載された薄Ｐａ基＆２が搭
載さｎ、基板２上のステッチランドとベレッ）２ａのポ
ンディングパッドとの間はワイヤ４により接続されてい
る。
厚膜基板ｌのボンディングワイヤ３の基板側ピッチは、
第２因のブロックＡ七参照して、ステッチランド５の導
体中４００μ％導体間隔３００μにより、７００μピツ
チとなっている０一方、第２−のブロックＢ’ｔ−参照
して、薄膜基板の場合は、ステッチランド６の導体中２
００μ、間隔１００μが可能となり、ワイヤピッチは３
００μとなるため、ブロックＡのボンディングワイヤと
比較すると、ワイヤピッチが手分以下となり、ワイヤ長
も短かくなる。ワイヤ＊は５１程度が１Ｍ頓性上の限界
であり、多ビンＩＣの場合、上述の理由で厚膜基板には
゛実装不可能となるが１本実施例のように４４基敬七中
介することにより、実装可能となっている０なお、上記
実施例では１個のＩＣペレット紮搭載した１個の薄膜基
板勿厚膜基敬に搭載した例を示しているが、２個以上の
ＩＣペレット７１個の薄膜基板に搭載するとともできる
し、また、ｌＣペレットｃ’！Ａｉ域した薄Ｓ基根の２
個以上老同じ厚膜回路基板に搭載するとともできるのは
いう゛までもない０ 〔発明の効果〕 以上説明したように本発明は、厚膜基板上に、ＩＣペレ
ットｒ実装し友薄膜基板と他のＩＣベレッｌ搭載するこ
とにより、＃膜と薄膜の長所音生かし、多ビンのＩＣペ
レットｙ含む高密度実装の混成集積回路装置１に実現す
ることができる効果がある。
第２因のブロックＡ七参照して、ステッチランド５の導
体中４００μ％導体間隔３００μにより、７００μピツ
チとなっている０一方、第２−のブロックＢ’ｔ−参照
して、薄膜基板の場合は、ステッチランド６の導体中２
００μ、間隔１００μが可能となり、ワイヤピッチは３
００μとなるため、ブロックＡのボンディングワイヤと
比較すると、ワイヤピッチが手分以下となり、ワイヤ長
も短かくなる。ワイヤ＊は５１程度が１Ｍ頓性上の限界
であり、多ビンＩＣの場合、上述の理由で厚膜基板には
゛実装不可能となるが１本実施例のように４４基敬七中
介することにより、実装可能となっている０なお、上記
実施例では１個のＩＣペレット紮搭載した１個の薄膜基
板勿厚膜基敬に搭載した例を示しているが、２個以上の
ＩＣペレット７１個の薄膜基板に搭載するとともできる
し、また、ｌＣペレットｃ’！Ａｉ域した薄Ｓ基根の２
個以上老同じ厚膜回路基板に搭載するとともできるのは
いう゛までもない０ 〔発明の効果〕 以上説明したように本発明は、厚膜基板上に、ＩＣペレ
ットｒ実装し友薄膜基板と他のＩＣベレッｌ搭載するこ
とにより、＃膜と薄膜の長所音生かし、多ビンのＩＣペ
レットｙ含む高密度実装の混成集積回路装置１に実現す
ることができる効果がある。
第１図に本発明の一実施例の断面図、第２図μ厚膜、薄
膜の比較説明用平面パターン図である０１・・・・・・
厚膜基板、Ｉａ・・・・・・ＩＣペレット、２・・・・
・・薄膜基板、２ａ・・・・・・多ビンＩＣペレット、
３゜４・・・・・・ボンディングワイヤ、５，６・・・
・・・ステッチランド。 代理人 弁理士 内 原 晋 ：””：：：
、’ｔ１゜ て・ 。 第 １図 筋２図
膜の比較説明用平面パターン図である０１・・・・・・
厚膜基板、Ｉａ・・・・・・ＩＣペレット、２・・・・
・・薄膜基板、２ａ・・・・・・多ビンＩＣペレット、
３゜４・・・・・・ボンディングワイヤ、５，６・・・
・・・ステッチランド。 代理人 弁理士 内 原 晋 ：””：：：
、’ｔ１゜ て・ 。 第 １図 筋２図
Claims (1)
- ＩＣペレットが搭載された薄膜配線基板が、他のＩＣペ
レットと共に厚膜印刷配線基板上に搭載されていること
を特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002221A JPS63169797A (ja) | 1987-01-07 | 1987-01-07 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002221A JPS63169797A (ja) | 1987-01-07 | 1987-01-07 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169797A true JPS63169797A (ja) | 1988-07-13 |
| JPH0551199B2 JPH0551199B2 (ja) | 1993-07-30 |
Family
ID=11523299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002221A Granted JPS63169797A (ja) | 1987-01-07 | 1987-01-07 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169797A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873193A (ja) * | 1981-10-28 | 1983-05-02 | 株式会社日立製作所 | 多層配線基板の製造方法 |
| JPS61182048U (ja) * | 1985-05-07 | 1986-11-13 | ||
| JPS62204561A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 混成ｉｃ |
| JPS62260350A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | 混成集積回路装置 |
-
1987
- 1987-01-07 JP JP62002221A patent/JPS63169797A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873193A (ja) * | 1981-10-28 | 1983-05-02 | 株式会社日立製作所 | 多層配線基板の製造方法 |
| JPS61182048U (ja) * | 1985-05-07 | 1986-11-13 | ||
| JPS62204561A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 混成ｉｃ |
| JPS62260350A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | 混成集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551199B2 (ja) | 1993-07-30 |
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