JPS62204561A - 混成ｉｃ - Google Patents

混成ｉｃ

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Publication number
JPS62204561A
JPS62204561A JP61046144A JP4614486A JPS62204561A JP S62204561 A JPS62204561 A JP S62204561A JP 61046144 A JP61046144 A JP 61046144A JP 4614486 A JP4614486 A JP 4614486A JP S62204561 A JPS62204561 A JP S62204561A
Authority
JP
Japan
Prior art keywords
hybrid
hole
paste
film element
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61046144A
Other languages
English (en)
Inventor
Mitsugi Saida
齋田　貢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61046144A priority Critical patent/JPS62204561A/ja
Publication of JPS62204561A publication Critical patent/JPS62204561A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は混成ＩＣの実装に係り、特〔こ小形化に好適な
積重ね実装に関するものである。
〔発明の背景〕
従来、混成ＩＣに搭載される半導体チップなどは、はん
だバンプ法などのフェイスダウン接合方式により実装し
ていた。しかし、第１図に示すようにＩＣＩや膜素子２
を基板６に搭載したものは、外部引出し用のリード端子
４を有して１単位の混成ＩＣ５となしており、複数個が
必要な時はその員数分をパッケージ基板に搭載して用い
て来た。基板への実装密度向上のためには、更に改善が
望まれるところである。なおこの種の装置の公知例とし
ては、「混成集積回路」（昭和４５年１０月５日発行、
西村孟部著１４４頁〜１４６頁）に記載のものがある。
〔発明の目的〕
本発明の目的は、混成ＩＣの上に、更に混成ＩＣを搭載
する方法について、それを簡易に行なう方法を提供する
ことにある。
〔発明の概要〕
本発明は、基板に膜素子を生成する時に導体や誘電体を
印刷・焼成するが、それをそのま＼スペーサやスルーホ
ールの生成（こ導入し、績み重ね構造としたことを特徴
とする。
〔発明の実施例〕
以下本発明の一実施例を第２図により説明する０ 基板に抵抗ペースト、誘電体ペースト、２４体ペースト
を印刷して焼成することにより膜素子２、スルーホール
６や配線パターンが成膜される。それをこＩＣ１を搭載
して混成ＩＣ８を作る。
次に同様にして膜素子２や配線パターンを成膜するが、
その時同時に誘電体ペーストによるスペーサ７と導体ペ
ーストによるスルーホール６を成膜する。しかるのちリ
ード端子４を取付けて混成ＩＣ９となす。
次ｌこ混成ＩＣ８と混成ＩＣ９のスルーホール６．６を
はんだにより接合して一体となす。
〔発明の効果〕
本発明によれは、複数個の混成ＩＣが積重ねられるので
実装スペースが小形化されると共に多数の機能が一体化
出来るのでレーザトリミング等を導入すると調整の合理
化や機能の高度化の効果がある。
【図面の簡単な説明】
第１図は従来品の斜視断面図を示し、第２図は本発明の
混成ＩＣの８−１視断面図を示す。 １・・・ＩＣ２・・・膜素子 ３・・・基板　　　　　　　　４・・・リード端子６・
・・スルーホール ７・・・スペーサ ８．９・・・混成ＩＣ ／、　＼

Claims (1)

    【特許請求の範囲】
  1. 　ＩＣや膜素子等を搭載して端部にスルーホールを有す
    る混成ＩＣと、膜素子等を搭載し外部接続用リード端子
    を有しかつスルーホールを有するスペーサよりなる混成
    ＩＣとを上記スルーホールによつて一体化して形成した
    ことを特徴とする混成ＩＣ。
JP61046144A 1986-03-05 1986-03-05 混成ｉｃ Pending JPS62204561A (ja)

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Application Number Priority Date Filing Date Title
JP61046144A JPS62204561A (ja) 1986-03-05 1986-03-05 混成ｉｃ

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JP61046144A JPS62204561A (ja) 1986-03-05 1986-03-05 混成ｉｃ

Publications (1)

Publication Number Publication Date
JPS62204561A true JPS62204561A (ja) 1987-09-09

Family

ID=12738771

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61046144A Pending JPS62204561A (ja) 1986-03-05 1986-03-05 混成ｉｃ

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Cited By (4)

* Cited by examiner, † Cited by third party
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