JPS6258160B2 - - Google Patents
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- JPS6258160B2 JPS6258160B2 JP52091547A JP9154777A JPS6258160B2 JP S6258160 B2 JPS6258160 B2 JP S6258160B2 JP 52091547 A JP52091547 A JP 52091547A JP 9154777 A JP9154777 A JP 9154777A JP S6258160 B2 JPS6258160 B2 JP S6258160B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Parts Printed On Printed Circuit Boards (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、回路装置特に混成集積回路装置に関
し、特に全体の構成をコンパクトにし、同時に回
路パターンの設計の自由度の向上等を図らんとす
るものである。
し、特に全体の構成をコンパクトにし、同時に回
路パターンの設計の自由度の向上等を図らんとす
るものである。
従来の混成集積回路装置としては、例えば第１
図に示すように片面に配線パターン（図示せず）
を有するセラミツク基板１上にその所要の配線パ
ターンに接続する如く半導体集積回路素子IC、
トランジスタTr等の能動素子と、モールド型の
コンデンサＣ、インダクタンス素子Ｌ、薄膜抵抗
素子Ｒ等の受動素子を配置し、或はスルーホーー
ルを利用して基板裏面の電極パターンに接続して
構成される。この場合、半導体集積回路素子IC
は、第２図に示すように、ヘツダー、即ち表面に
導電パターン２を形成すると共に裏面に導電パタ
ーン２の接続端子２ａを延長形成して成るセラミ
ツク板３上に素子ICを取付けて構成され、この
セラミツク板３を接続端子２ａを介して基板１上
に配置される。
図に示すように片面に配線パターン（図示せず）
を有するセラミツク基板１上にその所要の配線パ
ターンに接続する如く半導体集積回路素子IC、
トランジスタTr等の能動素子と、モールド型の
コンデンサＣ、インダクタンス素子Ｌ、薄膜抵抗
素子Ｒ等の受動素子を配置し、或はスルーホーー
ルを利用して基板裏面の電極パターンに接続して
構成される。この場合、半導体集積回路素子IC
は、第２図に示すように、ヘツダー、即ち表面に
導電パターン２を形成すると共に裏面に導電パタ
ーン２の接続端子２ａを延長形成して成るセラミ
ツク板３上に素子ICを取付けて構成され、この
セラミツク板３を接続端子２ａを介して基板１上
に配置される。
又、最近は、電子シヤツター付カメラ、卓上電
子計算機等に於て、例えば第３図に示すようにポ
リイミド樹脂等より成る柔軟性プリント基板４上
にリード線付の半導体集積回路素子IC、トラン
ジスタTr、コンデンサＣ、インダクタンス素子
Ｌ、抵抗素子Ｒ等を取付けて構成した混成集積回
路装置が使われて来た。
子計算機等に於て、例えば第３図に示すようにポ
リイミド樹脂等より成る柔軟性プリント基板４上
にリード線付の半導体集積回路素子IC、トラン
ジスタTr、コンデンサＣ、インダクタンス素子
Ｌ、抵抗素子Ｒ等を取付けて構成した混成集積回
路装置が使われて来た。
第１図に示すようなセラミツク基板を用いたプ
リント配線基板による混成集積回路装置において
は、抵抗素子Ｒが印刷にて形成されるために基板
の配線パターンと同程度の厚さとなり、従つて抵
抗素子Ｒ上をインダクタンス素子Ｌ、コンデンサ
Ｃ等がクロスオーバしても厚みの増加がほとんど
ない。それ故、実装密度を上げることができ、混
成集積回路装置の全体の形状を小さく出来る利点
がある。しかし乍ら、その反面、回路パターンの
設計の自由度が少く、又、他の回路ブロツクとの
接続を容易にするために基板の端部に配線端子を
そろえるようなことをすると更に設計の自由度が
制限され配線処理も面倒となる。
リント配線基板による混成集積回路装置において
は、抵抗素子Ｒが印刷にて形成されるために基板
の配線パターンと同程度の厚さとなり、従つて抵
抗素子Ｒ上をインダクタンス素子Ｌ、コンデンサ
Ｃ等がクロスオーバしても厚みの増加がほとんど
ない。それ故、実装密度を上げることができ、混
成集積回路装置の全体の形状を小さく出来る利点
がある。しかし乍ら、その反面、回路パターンの
設計の自由度が少く、又、他の回路ブロツクとの
接続を容易にするために基板の端部に配線端子を
そろえるようなことをすると更に設計の自由度が
制限され配線処理も面倒となる。
一方、第３図のように柔軟性プリント基板を使
用した混成集積回路装置に於ては、回路パターン
の設計の自由度に勝れ配線パターンの多層化、ス
ルーホール等も容易である。又基板の形状も自由
な形にできるため、他の回路ブロツクとの配線パ
ターンを形成すれば配線処理も不用となり製造工
程の大巾な簡略化が期待できる。しかし、抵抗素
子がデイスクリート部品を使用するためにその占
有面積分だけ回路装置は大きくなりコンパクト性
が損なわれる。
用した混成集積回路装置に於ては、回路パターン
の設計の自由度に勝れ配線パターンの多層化、ス
ルーホール等も容易である。又基板の形状も自由
な形にできるため、他の回路ブロツクとの配線パ
ターンを形成すれば配線処理も不用となり製造工
程の大巾な簡略化が期待できる。しかし、抵抗素
子がデイスクリート部品を使用するためにその占
有面積分だけ回路装置は大きくなりコンパクト性
が損なわれる。
本発明は、上述の点に鑑み、半導体集積回路素
子のヘツダーの裏面を積極的に利用し、且つ柔軟
性プリント基板との組合せにより、回路パターン
設計の自由度にすぐれ、又コンパクトに構成でき
る回路装置を提供するものである。
子のヘツダーの裏面を積極的に利用し、且つ柔軟
性プリント基板との組合せにより、回路パターン
設計の自由度にすぐれ、又コンパクトに構成でき
る回路装置を提供するものである。
以下、本発明による回路装置の一例を第４図以
下を用いて説明する。
下を用いて説明する。
本発明においては、第４図乃至第６図に示すよ
うに、セラミツク基板５の一の面５Ａ及び他の面
５Ｂに夫々導電パターン６及び回路パターン７を
被着形成し、両パターン６及び７の夫々対応する
パターン同志を互に基板５の側面の導電層８を介
して接続して成るヘツダー９を設け、このヘツダ
ー９の一方の面５Ａ上にその導電パターン６に接
続して半導体チツプ即ち半導体集積回路素子IC
を取付けると共に、他方の面５Ｂ上にその回路パ
ターン７に接続して印刷によつて形成できる薄膜
回路素子１０、例えば抵抗素子等を被着形成して
成る混成集積回路素子１１を構成する。ここで、
半導体集積回路素子ICが複数個あるときには、
複数個の素子ICをまとめて共通のヘツダー９に
取付けるようになし、裏面の回路素子１０として
その各素子ICの端子相互間に配すべき抵抗素子
を被着して形成し得る。回路素子１０としては抵
抗素子の他、印刷によつて形成できるコンデン
サ、インダクタンス素子等を用い得る。又ヘツダ
ー９の一方の面には半導体集積回路素子ICの他
に、必要に応じて他の回路素子１２（第７図参
照）を形成することもできる。
うに、セラミツク基板５の一の面５Ａ及び他の面
５Ｂに夫々導電パターン６及び回路パターン７を
被着形成し、両パターン６及び７の夫々対応する
パターン同志を互に基板５の側面の導電層８を介
して接続して成るヘツダー９を設け、このヘツダ
ー９の一方の面５Ａ上にその導電パターン６に接
続して半導体チツプ即ち半導体集積回路素子IC
を取付けると共に、他方の面５Ｂ上にその回路パ
ターン７に接続して印刷によつて形成できる薄膜
回路素子１０、例えば抵抗素子等を被着形成して
成る混成集積回路素子１１を構成する。ここで、
半導体集積回路素子ICが複数個あるときには、
複数個の素子ICをまとめて共通のヘツダー９に
取付けるようになし、裏面の回路素子１０として
その各素子ICの端子相互間に配すべき抵抗素子
を被着して形成し得る。回路素子１０としては抵
抗素子の他、印刷によつて形成できるコンデン
サ、インダクタンス素子等を用い得る。又ヘツダ
ー９の一方の面には半導体集積回路素子ICの他
に、必要に応じて他の回路素子１２（第７図参
照）を形成することもできる。
尚、この混成集積回路素子１１の具体的な作り
方としては、先づセラミツク基板５の表面５Ａ、
裏面５Ｂ及び側面に対して夫々対応するパターン
の銀ペイントを塗布し焼成して夫々導電パターン
６、回路パターン７及び導電層８を形成してヘツ
ダー９を作る。次に裏面の所定の回路パターン７
に、例えば抵抗素子の場合には、抵抗用ペースト
を塗布し焼成して後抵抗値調整整を行つて薄膜抵
抗素子１０を形成する。次いで基板５の表面５Ａ
に半導体チツプ即ち半導体集積回路素子ICを取
付け、その素子ICの電極と対応する導電パター
ン６間をリードボンデイングし、或は素子ICを
フエースダウンボンデイングによつて取付け、素
子ICの全体を適当なモールド材２２にてモール
ドし、外部リード端子を有しない混成集積回路素
子１１を作成する。
方としては、先づセラミツク基板５の表面５Ａ、
裏面５Ｂ及び側面に対して夫々対応するパターン
の銀ペイントを塗布し焼成して夫々導電パターン
６、回路パターン７及び導電層８を形成してヘツ
ダー９を作る。次に裏面の所定の回路パターン７
に、例えば抵抗素子の場合には、抵抗用ペースト
を塗布し焼成して後抵抗値調整整を行つて薄膜抵
抗素子１０を形成する。次いで基板５の表面５Ａ
に半導体チツプ即ち半導体集積回路素子ICを取
付け、その素子ICの電極と対応する導電パター
ン６間をリードボンデイングし、或は素子ICを
フエースダウンボンデイングによつて取付け、素
子ICの全体を適当なモールド材２２にてモール
ドし、外部リード端子を有しない混成集積回路素
子１１を作成する。
一方、柔軟性の絶縁ベース１２の片面又は両面
に所定の導電パターン１３を形成し、所要の個処
に透孔を有して成る柔軟性プリント基板１４を設
ける。この柔軟性プリント基板１４には所定の縁
部より外方に延長する外部接続用端子部１５を一
体に有する。そして、この柔軟性プリント基板１
４の所定位置に上記の混成集積回路素子１１を配
し、第６図に示すように基板１４の透孔１６を通
して半田１７にて基板１４の導電パターン１３と
素子１１の回路パターン７とを連結する。その他
の必要とする回路素子、例えばトランジスタ
Tr、コンデンサＣ等は基板１３の他部に接続す
る。斯くして目的の回路装置２３を構成する。
に所定の導電パターン１３を形成し、所要の個処
に透孔を有して成る柔軟性プリント基板１４を設
ける。この柔軟性プリント基板１４には所定の縁
部より外方に延長する外部接続用端子部１５を一
体に有する。そして、この柔軟性プリント基板１
４の所定位置に上記の混成集積回路素子１１を配
し、第６図に示すように基板１４の透孔１６を通
して半田１７にて基板１４の導電パターン１３と
素子１１の回路パターン７とを連結する。その他
の必要とする回路素子、例えばトランジスタ
Tr、コンデンサＣ等は基板１３の他部に接続す
る。斯くして目的の回路装置２３を構成する。
尚、柔軟性プリント基板１４に混成集積回路素
子１１を半田付けする場合には、例えば第７図に
示すように基板１４上の所定位置に回路素子１１
を接着剤１８を介して仮止めし、又基板１４の裏
面の半田付けすべき透孔及びその周囲部の導電パ
ターンを残して他部全面を半田レジスト層１９で
被覆し、その状態で半田デイツプ槽２０にて半田
付けする。２１は半田デイツプ槽２０の半田の波
である。このような半田付け方法によれば量産が
可能である。
子１１を半田付けする場合には、例えば第７図に
示すように基板１４上の所定位置に回路素子１１
を接着剤１８を介して仮止めし、又基板１４の裏
面の半田付けすべき透孔及びその周囲部の導電パ
ターンを残して他部全面を半田レジスト層１９で
被覆し、その状態で半田デイツプ槽２０にて半田
付けする。２１は半田デイツプ槽２０の半田の波
である。このような半田付け方法によれば量産が
可能である。
上述せる回路装置によれば、半導体集積回路素
子ICを取付けるヘツダー９の裏面に対して印
刷、焼成によつて回路パターン７及び抵抗素子等
の所要の回路素子１０を形成したことにより、回
路素子の実装密度を向上させることができる。特
に従来では柔軟性プリント基板を用いた場合に混
成集積回路装置のコンパクト性が悪かつたが、本
発明ではその欠点が解消され極めてコンパクトに
構成でき、且つ実装工数の削減で製造組立も容易
となる。例えば数個の半導体集積回路素子ICを
１つのヘツダー９にまとめることで各素子ICの
端子間に配される抵抗をヘツダー９の裏面に印刷
することができ、半田付けによる外部素子数を減
して信頼性の向上を図ることができる。又、柔軟
性プリント基板１４を用いるので、回路パターン
の自由度にすぐれ、且つ基板自体の形状が自由な
形にすることが可能であるため他の回路ブロツク
との配線パターンを形成した外部接続端子部１５
を一体に作ることで配線処理が不用となり、製造
工程の大巾な簡略化が期待できる。
子ICを取付けるヘツダー９の裏面に対して印
刷、焼成によつて回路パターン７及び抵抗素子等
の所要の回路素子１０を形成したことにより、回
路素子の実装密度を向上させることができる。特
に従来では柔軟性プリント基板を用いた場合に混
成集積回路装置のコンパクト性が悪かつたが、本
発明ではその欠点が解消され極めてコンパクトに
構成でき、且つ実装工数の削減で製造組立も容易
となる。例えば数個の半導体集積回路素子ICを
１つのヘツダー９にまとめることで各素子ICの
端子間に配される抵抗をヘツダー９の裏面に印刷
することができ、半田付けによる外部素子数を減
して信頼性の向上を図ることができる。又、柔軟
性プリント基板１４を用いるので、回路パターン
の自由度にすぐれ、且つ基板自体の形状が自由な
形にすることが可能であるため他の回路ブロツク
との配線パターンを形成した外部接続端子部１５
を一体に作ることで配線処理が不用となり、製造
工程の大巾な簡略化が期待できる。
従つて、本発明は、例えば電話器、スチールカ
メラ、卓上電子計算機等、柔軟性プリント基板を
採用している機器が増加している現在、さらにそ
の機器の小型化を促進すべく、より高密度実装の
混成集積回路装置を必要とする場合に適用して好
適ならしめるものである。
メラ、卓上電子計算機等、柔軟性プリント基板を
採用している機器が増加している現在、さらにそ
の機器の小型化を促進すべく、より高密度実装の
混成集積回路装置を必要とする場合に適用して好
適ならしめるものである。
第１図は従来の混成集積回路装置の一例を示す
斜視図、第２図Ａはその半導体集積回路素子の上
面側よりみた斜視図、第２図Ｂはその裏面側より
みた斜視図、第３図は従来の混成集積回路装置の
他の例を示す斜視図、第４図は本発明による回路
装置の一例を示す斜視図、第５図Ａはその混成集
積回路素子の要部を示す上面側よりみた斜視図、
第５図Ｂはその裏面側よりみた斜視図、第６図は
その要部の断面図、第７図は混成集積回路素子を
柔軟性プリント基板に半田付けする場合の例を示
す断面図である。 ５はセラミツク基板、６は導電パターン、７は
回路パターン、８は導電層、９はヘツダー、IC
は半導体集積回路素子、１０は印刷による回路素
子、１４は柔軟性プリント基板である。
斜視図、第２図Ａはその半導体集積回路素子の上
面側よりみた斜視図、第２図Ｂはその裏面側より
みた斜視図、第３図は従来の混成集積回路装置の
他の例を示す斜視図、第４図は本発明による回路
装置の一例を示す斜視図、第５図Ａはその混成集
積回路素子の要部を示す上面側よりみた斜視図、
第５図Ｂはその裏面側よりみた斜視図、第６図は
その要部の断面図、第７図は混成集積回路素子を
柔軟性プリント基板に半田付けする場合の例を示
す断面図である。 ５はセラミツク基板、６は導電パターン、７は
回路パターン、８は導電層、９はヘツダー、IC
は半導体集積回路素子、１０は印刷による回路素
子、１４は柔軟性プリント基板である。
Claims (1)
- １ 両面に夫々導電パターン及び回路パターンを
有するセラミツク基板の一方の面に上記導電パタ
ーンに接続して少くとも半導体チツプが取付けら
れ、他方の面に上記回路パターンに接続して印刷
による回路素子が形成されてなる混成集積回路素
子と、表面に配線パターンを有する柔軟性プリン
ト基板とから成り、上記柔軟性プリント基板の所
要の透孔を通して上記混成集積回路素子の回路パ
ターンと上記配線パターンとが接続されて上記混
成集積回路素子が上記柔軟性プリント基板上に一
体化されて成る回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154777A JPS5426470A (en) | 1977-07-30 | 1977-07-30 | Circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154777A JPS5426470A (en) | 1977-07-30 | 1977-07-30 | Circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5426470A JPS5426470A (en) | 1979-02-28 |
| JPS6258160B2 true JPS6258160B2 (ja) | 1987-12-04 |
Family
ID=14029502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154777A Granted JPS5426470A (en) | 1977-07-30 | 1977-07-30 | Circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5426470A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601847A (ja) * | 1983-06-20 | 1985-01-08 | Toshiba Corp | 混成集積回路 |
-
1977
- 1977-07-30 JP JP9154777A patent/JPS5426470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5426470A (en) | 1979-02-28 |
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