JPS601847A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPS601847A JPS601847A JP58110562A JP11056283A JPS601847A JP S601847 A JPS601847 A JP S601847A JP 58110562 A JP58110562 A JP 58110562A JP 11056283 A JP11056283 A JP 11056283A JP S601847 A JPS601847 A JP S601847A
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- hybrid integrated
- hole
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- integrated circuit
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は絶縁基板上に半導体素子や抵抗体等の回路素子
を取り付けた混成集積回路に関する。
を取り付けた混成集積回路に関する。
［発明の技術的背畑］
混成集積回路は、通常セラミック等の絶縁基板上に印刷
や蒸着などで導電路や抵抗体、＝Ｉンデンザなどを形成
する工程と、ＩＣ，ＬＳＩなどの半導体素子を含む回路
素子をとりつ（プる■稈と、場合によっては抵抗体やコ
ンデンサなどを調整し回路特性を所定の値に合わせる工
程と、絶縁基板全体を樹脂コートしたり金属やセラミッ
クなどの容器でハーメチックシールする工程により製造
される。
や蒸着などで導電路や抵抗体、＝Ｉンデンザなどを形成
する工程と、ＩＣ，ＬＳＩなどの半導体素子を含む回路
素子をとりつ（プる■稈と、場合によっては抵抗体やコ
ンデンサなどを調整し回路特性を所定の値に合わせる工
程と、絶縁基板全体を樹脂コートしたり金属やセラミッ
クなどの容器でハーメチックシールする工程により製造
される。
回路が複雑になり小形化高集積度化を実現しＪ：つとす
ると、絶縁基板上に形成づる導電路は１層配線では実現
できなくなり、２層以上の多層配線が必要になってくる
。多層配線の方法にはいろいろな方法が用いられている
が、単なる２層配線の場合は予め所定の位置に透孔を設
けた基板の表と裏に導電ペーストの印刷等の方法により
導電路を形成し、前記透孔の内面もメタライズし”で両
面の導電路をつなぐ方法が最も簡便であり、この方法は
導電路の寄生容量が小さくなることや印刷抵抗体の特性
が安定しＣいることなどの特徴をもっている。
ると、絶縁基板上に形成づる導電路は１層配線では実現
できなくなり、２層以上の多層配線が必要になってくる
。多層配線の方法にはいろいろな方法が用いられている
が、単なる２層配線の場合は予め所定の位置に透孔を設
けた基板の表と裏に導電ペーストの印刷等の方法により
導電路を形成し、前記透孔の内面もメタライズし”で両
面の導電路をつなぐ方法が最も簡便であり、この方法は
導電路の寄生容量が小さくなることや印刷抵抗体の特性
が安定しＣいることなどの特徴をもっている。
一方、半導体素子特に裸のチップ状の素子の保護方法に
はこれらの素子を樹脂コードンて保護する方法どレラミ
ックや金属の容器でハーメチックシールする方法とが用
いられ°Ｃいる。
はこれらの素子を樹脂コードンて保護する方法どレラミ
ックや金属の容器でハーメチックシールする方法とが用
いられ°Ｃいる。
ところで半う９体素子がトランジスタやダイオードから
ＩＣやＬＳＩ更には超ＬＳＩとなり、またそれらを使用
した混成集積回路の規模が大きくなるに従い、半導体素
子に結線するボンディングワイＡ７の数が茗しく増加し
′Ｃきている。このような規模の大きい混成集積回路で
は樹脂コートによる保護は適用できなくなりハーメチッ
クシールを適用せざるを得ない。なぜならば樹脂コート
では樹脂のストレスによりボンディングワイヤの信頼性
が低下するからである。
ＩＣやＬＳＩ更には超ＬＳＩとなり、またそれらを使用
した混成集積回路の規模が大きくなるに従い、半導体素
子に結線するボンディングワイＡ７の数が茗しく増加し
′Ｃきている。このような規模の大きい混成集積回路で
は樹脂コートによる保護は適用できなくなりハーメチッ
クシールを適用せざるを得ない。なぜならば樹脂コート
では樹脂のストレスによりボンディングワイヤの信頼性
が低下するからである。
混成集積回路の特徴に機能トリミングがある。
すなわち回路の特性を測定しながら抵抗やコンデンサを
調整づ゛るものであるが、裸の半導体素子を装着した混
成集積回路では予め半導体素子を保護した後で調整する
必要があり、未だこのための合理的な構造は実用化され
ていない。
調整づ゛るものであるが、裸の半導体素子を装着した混
成集積回路では予め半導体素子を保護した後で調整する
必要があり、未だこのための合理的な構造は実用化され
ていない。
［背景技術の問題点１
第１図は従来の混成集積回路の一例を承り縦断面図であ
る。
る。
第１図において、絶縁基板１の上面には適宜絶縁体２に
仕切られた導電路３が形成されている。
仕切られた導電路３が形成されている。
導電路３上には半導体素子４が接着剤５ににつＣ接着さ
れ、ボンデイングワイＡ７６を用い−Ｃ結線され−Ｃい
る。また、これとは別にチップ状の抵抗体７やコンデン
サ８が導電エポキシ９によつ（）り電路３上に接着され
ている。
れ、ボンデイングワイＡ７６を用い−Ｃ結線され−Ｃい
る。また、これとは別にチップ状の抵抗体７やコンデン
サ８が導電エポキシ９によつ（）り電路３上に接着され
ている。
そしＣ１これらの回路素子はずべｖｆＨＪｌｏによつ−
（’Ｒわれでいる。Ｍ材１０は絶縁基板１の上面にハン
ダ１１によってハーメデックシールされている。またこ
の混成集積回路の外部回路への接続端子１２が絶縁基板
１の両側端部にハンダ１３によって固定されている。
（’Ｒわれでいる。Ｍ材１０は絶縁基板１の上面にハン
ダ１１によってハーメデックシールされている。またこ
の混成集積回路の外部回路への接続端子１２が絶縁基板
１の両側端部にハンダ１３によって固定されている。
このような従来の混成集積回路においＣは、抵抗体７や
コンデンサ８の機能トリミングは蓋材１０をハーメデッ
クシールする前に行なうことどなるが、その作業中に半
導体素子４やボンデイングワイ１７６を損１０りる恐れ
が高い。まｌ〔、そのような作業はクリーンルーム′８
−′ｃ行なわなければならない等の欠点があった。
コンデンサ８の機能トリミングは蓋材１０をハーメデッ
クシールする前に行なうことどなるが、その作業中に半
導体素子４やボンデイングワイ１７６を損１０りる恐れ
が高い。まｌ〔、そのような作業はクリーンルーム′８
−′ｃ行なわなければならない等の欠点があった。
［発明の目的］
本発明はかかる従来の事情に対処してなされたもので、
構造が簡単ひ、かつ裸の半導体素子を使用しＣ高密度実
装ができ信頼度が高く機能トリミングが可能な混成集積
回路を提供することを目的とする。
構造が簡単ひ、かつ裸の半導体素子を使用しＣ高密度実
装ができ信頼度が高く機能トリミングが可能な混成集積
回路を提供することを目的とする。
［発明の概要］
すなわち本発明は、所定の位置に透孔を有する絶縁基板
と、この絶縁基板の両面に形成された導電路と、前記透
孔の内面に形成されて前記両面の導電路を電気的に接続
する結合手段と、この透孔を封止する封止部材と、前記
絶縁基板の一方の面に取り（＝Ｊけられた少くとｂ一つ
の半導体素子と、この半導体素子を覆い前記絶縁基板の
一方の而にハーメチックシールされたＭ初と、前記絶縁
基板の他方の面に設けられた回路素子とから構成された
ことを特徴とする混成集積回路に関するものである。［
発明の実施例］ 以下本発明の詳細を図面に示づ一実施例について説明す
る。
と、この絶縁基板の両面に形成された導電路と、前記透
孔の内面に形成されて前記両面の導電路を電気的に接続
する結合手段と、この透孔を封止する封止部材と、前記
絶縁基板の一方の面に取り（＝Ｊけられた少くとｂ一つ
の半導体素子と、この半導体素子を覆い前記絶縁基板の
一方の而にハーメチックシールされたＭ初と、前記絶縁
基板の他方の面に設けられた回路素子とから構成された
ことを特徴とする混成集積回路に関するものである。［
発明の実施例］ 以下本発明の詳細を図面に示づ一実施例について説明す
る。
第２図は本発明の混成集積回路の一実施例を示す縦断面
図で、第１図の従来例と同一の部分は同一の符号で示す
。
図で、第１図の従来例と同一の部分は同一の符号で示す
。
第２図において、絶縁基板１には所定の位置に透孔１５
が少くとも一個以上設けられＣいる。そして絶縁基板１
の両面には導電路１６．１７が形成され、上記透孔１５
の内面には導電路１６と導電路１７とを電気的に接続１
“る結合手段１８が設りられている。
が少くとも一個以上設けられＣいる。そして絶縁基板１
の両面には導電路１６．１７が形成され、上記透孔１５
の内面には導電路１６と導電路１７とを電気的に接続１
“る結合手段１８が設りられている。
この透孔１５の構造は周知のスルーホールと呼ばれ、第
３図にその一部切欠斜視図を示すが、本発明においては
結合手段１８の形成後適当な時ｌｖＪにこの透孔をエポ
キシ樹脂または半田等の封止部材１９で封止する。
３図にその一部切欠斜視図を示すが、本発明においては
結合手段１８の形成後適当な時ｌｖＪにこの透孔をエポ
キシ樹脂または半田等の封止部材１９で封止する。
絶縁基板１の一方の而に取り（＝Ｊりられた半導体素子
４は接着剤５によって導電路１６上に接着され、ボンデ
ィングワイヤ６を用いて結線されている。また、チップ
状の抵抗体７が導電路１６上に導電性土ポキシ０１脂９
にＪ、り接着されている。そして、この面に取り付りら
れたこれらの回路素子は蓋材１０ににっＣ覆われ−Ｃい
る。燕月１０は絶縁基板１の上面にハンダ１１によりハ
ーメデックシールされＣいる。
４は接着剤５によって導電路１６上に接着され、ボンデ
ィングワイヤ６を用いて結線されている。また、チップ
状の抵抗体７が導電路１６上に導電性土ポキシ０１脂９
にＪ、り接着されている。そして、この面に取り付りら
れたこれらの回路素子は蓋材１０ににっＣ覆われ−Ｃい
る。燕月１０は絶縁基板１の上面にハンダ１１によりハ
ーメデックシールされＣいる。
このように、導電路１６上の各回路素子や器材１０のＪ
Ｒ成は従来例とＪ＋８］様であるが本発明においては蓋
材１０に覆われていない絶縁基板１の下面にも回路素子
が設Ｅノられている点が相３８ Ｌ／ている。
Ｒ成は従来例とＪ＋８］様であるが本発明においては蓋
材１０に覆われていない絶縁基板１の下面にも回路素子
が設Ｅノられている点が相３８ Ｌ／ている。
なお、これらの回路素子はチップ状のものでもまた印刷
回路技術や蒸着により形成されたものであってもよい。
回路技術や蒸着により形成されたものであってもよい。
すなわら、絶縁基板１の上面に形成された導電路１６と
電気的に結合している絶縁基板１下面の導電路１７には
、例えば膜状の抵抗体２０が設けられ−Ｃいる。
電気的に結合している絶縁基板１下面の導電路１７には
、例えば膜状の抵抗体２０が設けられ−Ｃいる。
このような本発明の混成集積回路は、器材１０を絶縁基
板１上にハーメチックシールした後−し絶縁基板１の下
面に適宜回路素子を収り句ける作業を行なうことができ
る。
板１上にハーメチックシールした後−し絶縁基板１の下
面に適宜回路素子を収り句ける作業を行なうことができ
る。
また機能トリミング作業におい（は、抵抗体２０をサン
ドブラストあるいはシー１ｆ−光などを用いて加工して
その抵抗値を変更しＣ調整するこができる。
ドブラストあるいはシー１ｆ−光などを用いて加工して
その抵抗値を変更しＣ調整するこができる。
このような機能トリミング用の抵抗体２０はコンデンサ
でもよくまた、チップ状の回路素子ＣしＪ：い。
でもよくまた、チップ状の回路素子ＣしＪ：い。
このとき半導体素子４等他の回路素子は器材に覆われて
いるので何ら損傷を受けない。
いるので何ら損傷を受けない。
また本実施例においては示していないが、ハーメチック
シールされた器材の内部Ｃ絶縁基板上に２層以上の導電
路を設置）、多層配線を行なうことも可能である。
シールされた器材の内部Ｃ絶縁基板上に２層以上の導電
路を設置）、多層配線を行なうことも可能である。
［発明の効果］
以上説明した本発明の混成集積回路は、高信頼性で高密
度実装を行なうことが可能であり、ざらに、その亮信頼
性を損なうことなく容易に機能トリミングを行なうどが
Ｃきる。また、例えば第２図の実施例のように外部回路
への接続端子を絶縁基板の上面にも下面にも取り付ｃノ
可能であり、さらに、この接続端子を除去しても抵抗体
チップやコンデンザチップと同様に導電１ボキシを用い
て回路基板上に直接接着接続覆ることができる。
度実装を行なうことが可能であり、ざらに、その亮信頼
性を損なうことなく容易に機能トリミングを行なうどが
Ｃきる。また、例えば第２図の実施例のように外部回路
への接続端子を絶縁基板の上面にも下面にも取り付ｃノ
可能であり、さらに、この接続端子を除去しても抵抗体
チップやコンデンザチップと同様に導電１ボキシを用い
て回路基板上に直接接着接続覆ることができる。
第１図は従来の混成集積回路組断面図、第２図は本発明
の混成集積回路実施例縦断面図、第３図はその透孔の部
分の斜視図Ｃある。 １・・・・・・・・・・・・絶縁基板 ４・・・・・・・・・・・・半導体素子１０・・・・・
・・・・・・・燕 月 １５・・・・・・・・・・・・透 孔 １６．１７・・・導電路 １８・・・・・・・・・・・・結合手段１９・・・・・
・・・・・・・封止部拐２０・・・・・・・・・・・・
椴能１ヘリミング用回路素子ジ（ｊ １ 凶 第 ３ 図
の混成集積回路実施例縦断面図、第３図はその透孔の部
分の斜視図Ｃある。 １・・・・・・・・・・・・絶縁基板 ４・・・・・・・・・・・・半導体素子１０・・・・・
・・・・・・・燕 月 １５・・・・・・・・・・・・透 孔 １６．１７・・・導電路 １８・・・・・・・・・・・・結合手段１９・・・・・
・・・・・・・封止部拐２０・・・・・・・・・・・・
椴能１ヘリミング用回路素子ジ（ｊ １ 凶 第 ３ 図
Claims (2)
- （１）所定の位置に透孔を有する絶縁基板と、この絶縁
基板の両面に形成された導電路と、前記透孔の内面に形
成され−Ｃ前記両面の導電路を電気的に接続する結合手
段と、この透孔を封止する封止部材と、前記絶縁基板の
一方の面に取り付けられた少くとも一つの半導体素子と
、この半導体素子を覆い前記絶縁基板の一方の面にハー
メチックシールされＩＣ蓋材と、前記絶縁基板の他方の
而に設けられた回路素子とから構成されたことを特徴と
する混成集積回路。 - （２）Ｍ材に覆われていない回路素子のうち少くとも一
つが機能トリミング用回路素子であることを特徴とする
特許請求の範囲第１項記載の混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110562A JPS601847A (ja) | 1983-06-20 | 1983-06-20 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110562A JPS601847A (ja) | 1983-06-20 | 1983-06-20 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601847A true JPS601847A (ja) | 1985-01-08 |
Family
ID=14538973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110562A Pending JPS601847A (ja) | 1983-06-20 | 1983-06-20 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601847A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251166A (ja) * | 1989-03-24 | 1990-10-08 | Matsushita Electric Works Ltd | 表面実装用半導体パッケージ |
| JPH0472650U (ja) * | 1990-11-06 | 1992-06-26 | ||
| US5371029A (en) * | 1991-01-22 | 1994-12-06 | National Semiconductor Corporation | Process for making a leadless chip resistor capacitor carrier using thick and thin film printing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123271A (ja) * | 1973-03-28 | 1974-11-26 | ||
| JPS5426470A (en) * | 1977-07-30 | 1979-02-28 | Sony Corp | Circuit device |
-
1983
- 1983-06-20 JP JP58110562A patent/JPS601847A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123271A (ja) * | 1973-03-28 | 1974-11-26 | ||
| JPS5426470A (en) * | 1977-07-30 | 1979-02-28 | Sony Corp | Circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251166A (ja) * | 1989-03-24 | 1990-10-08 | Matsushita Electric Works Ltd | 表面実装用半導体パッケージ |
| JPH0472650U (ja) * | 1990-11-06 | 1992-06-26 | ||
| US5371029A (en) * | 1991-01-22 | 1994-12-06 | National Semiconductor Corporation | Process for making a leadless chip resistor capacitor carrier using thick and thin film printing |
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