JPS6316671A - シリサイドゲ−ト半導体装置の製造方法 - Google Patents
シリサイドゲ−ト半導体装置の製造方法Info
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- JPS6316671A JPS6316671A JP61161109A JP16110986A JPS6316671A JP S6316671 A JPS6316671 A JP S6316671A JP 61161109 A JP61161109 A JP 61161109A JP 16110986 A JP16110986 A JP 16110986A JP S6316671 A JPS6316671 A JP S6316671A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート電極をシリサイドにより形成したシリ
サイドゲートを有する半導体装置の製造に関する。
サイドゲートを有する半導体装置の製造に関する。
ＭＩＳ構造の集積回路において、ゲート電極を多結晶シ
リコンで形成した多結晶シリコンゲート（シリコンゲー
トと略称する）は半導体素子の小型化、集積度の向上に
極めて大きな効果を与えた。しかし高密度化・高速化を
さらにすへめるためには、電極・配線の寸法をさらに小
さくする必要が生じ、ゲート電極として、多結晶シリコ
ンの１／１０の抵抗になるシリサイド材を用いた半導体
装置も現わｌｒＬ′１：いる。
リコンで形成した多結晶シリコンゲート（シリコンゲー
トと略称する）は半導体素子の小型化、集積度の向上に
極めて大きな効果を与えた。しかし高密度化・高速化を
さらにすへめるためには、電極・配線の寸法をさらに小
さくする必要が生じ、ゲート電極として、多結晶シリコ
ンの１／１０の抵抗になるシリサイド材を用いた半導体
装置も現わｌｒＬ′１：いる。
シリサイドゲートを有する半導体装置は、従来のシリコ
ンゲート半導体装置と同一の工程で製作されているが、
シリサイド材の耐熱性・耐ふんい気性・シリサイド材に
よる汚染などの新しい問題が生じている。
ンゲート半導体装置と同一の工程で製作されているが、
シリサイド材の耐熱性・耐ふんい気性・シリサイド材に
よる汚染などの新しい問題が生じている。
以下、高集積化・高速動作の要望が厳しいメモリに使用
さｎる相補型半導体集積回路装置について問題点を説明
する。第５図はＰ型半導体基板１の主表面にＮ型半導体
層からなるＮ型ウェル２を形成し、Ｐ型半導体基板１に
Ｎチャネルトランジスタのゲート電極としてのシリサイ
ド材３ａおよびソースφドレイン領域としてのＮ型半導
体層４ａ、４ｂを設け、Ｎ型ウェル２にＰチャネルトラ
ンジスタのゲート電極としてのシリサイド材３ｂおよび
ソース・ドレイン領域としてのＰ型半導体層５ａ、５ｂ
を設けた後、ホ） ＩＪソゲラフ法により絶縁膜６に電
極配線８と接続するための開孔７を設け、電極配線がな
でｎた断面図を示している。
さｎる相補型半導体集積回路装置について問題点を説明
する。第５図はＰ型半導体基板１の主表面にＮ型半導体
層からなるＮ型ウェル２を形成し、Ｐ型半導体基板１に
Ｎチャネルトランジスタのゲート電極としてのシリサイ
ド材３ａおよびソースφドレイン領域としてのＮ型半導
体層４ａ、４ｂを設け、Ｎ型ウェル２にＰチャネルトラ
ンジスタのゲート電極としてのシリサイド材３ｂおよび
ソース・ドレイン領域としてのＰ型半導体層５ａ、５ｂ
を設けた後、ホ） ＩＪソゲラフ法により絶縁膜６に電
極配線８と接続するための開孔７を設け、電極配線がな
でｎた断面図を示している。
通常開孔７は、各ゲート電極・各半導体層上のすべてに
対して同時に形成さｎるため半導体層と７リサイド材が
同時に露出する。シリサイド材はシリコン層と異なり、
このまま熱処理。
対して同時に形成さｎるため半導体層と７リサイド材が
同時に露出する。シリサイド材はシリコン層と異なり、
このまま熱処理。
洗浄、エツチング工程を通すと、酸化、昇華。
剥離、遊離する場合があり、デバイスの設計された機能
を発揮できないことがある。また、量産時に他の製品に
およぼす汚染によυ信頼性を低下させることも考えられ
、シリサイド材が露出することは好ましくない。
を発揮できないことがある。また、量産時に他の製品に
およぼす汚染によυ信頼性を低下させることも考えられ
、シリサイド材が露出することは好ましくない。
本発明は、電極配線の形成工程において、ゲート電極に
用いられたシリサイド材が露出しないようにしている。
用いられたシリサイド材が露出しないようにしている。
すなわち、電極配線は、ゲート、ソース・ドレイン領域
形成後、ゲート。
形成後、ゲート。
ソース・ドレイン領域上に絶縁膜を形成する工程と、各
電極配線のために該絶縁膜に開孔を形成する工程と、開
孔部分を含め該絶縁膜全面にソース・ドレインと同一伝
導型の不純物を含む多結晶シリコン膜を形成する工程、
および配線金属膜を被着後、選択的に電極配線を形成す
る工程によってなさｎる。
電極配線のために該絶縁膜に開孔を形成する工程と、開
孔部分を含め該絶縁膜全面にソース・ドレインと同一伝
導型の不純物を含む多結晶シリコン膜を形成する工程、
および配線金属膜を被着後、選択的に電極配線を形成す
る工程によってなさｎる。
上記工程において、不純物を含む多結晶シリコン膜は最
初から不純物を含んだ状態で生成してもよいし、あるい
は不純物を含まない多結晶シリコン膜を生成した後、イ
オン注入法などで不純物ｆｔ４人することができる。後
者は、選択的に多結晶シリコン膜への不純物導入を行な
うことによって、相補型半導体装置に適用される。
初から不純物を含んだ状態で生成してもよいし、あるい
は不純物を含まない多結晶シリコン膜を生成した後、イ
オン注入法などで不純物ｆｔ４人することができる。後
者は、選択的に多結晶シリコン膜への不純物導入を行な
うことによって、相補型半導体装置に適用される。
以下、図面を参照して本発明の一実施例につき説明する
。第１図は本発明によりつくられた相補型半導体装置の
縦断面図である。Ｐ型半導体基板１０１上に、Ｎ型ウェ
ル１０２が素子分離酸化膜１０３で分離され、基板表面
上にそれぞれＮ型およびＰｆｆ、ＭＩＳ）ランジスタが
形成すれている。ゲート電極はシリサイド材でっくらｎ
。
。第１図は本発明によりつくられた相補型半導体装置の
縦断面図である。Ｐ型半導体基板１０１上に、Ｎ型ウェ
ル１０２が素子分離酸化膜１０３で分離され、基板表面
上にそれぞれＮ型およびＰｆｆ、ＭＩＳ）ランジスタが
形成すれている。ゲート電極はシリサイド材でっくらｎ
。
１０４ 、１０５がそれぞれＮ型、Ｐ型ＭＩＳ）ランジ
スタのシリサイドゲートであり、１０６ 、１０７およ
び１０８ 、１０９がそれぞｆ′ＬＮ型、Ｐ型ＭＩＳト
ランジスタのソース・ドレイン領域である。
スタのシリサイドゲートであり、１０６ 、１０７およ
び１０８ 、１０９がそれぞｆ′ＬＮ型、Ｐ型ＭＩＳト
ランジスタのソース・ドレイン領域である。
上記ソース噛ドレイン領域が、セルファラインでつくら
ｎることは、従来例どおシである。電極への配線は、Ｎ
型ＭＩＳ）ランジスタでは、開孔１１０および絶縁膜１
１６上に形成したＮ型不純物を含む多結晶シリコン膜１
１３をおおって、全面に配線金属膜を附着した後パター
ニングして、電極配線（シリサイドゲート、Ｎ型のソー
ス・ドレイン領域への６配ｆｉｌ）１１５を形成してな
される。Ｐ型ＭＩＳ）ランジスタでも図示のように全く
同様な構造となっているが、ただしソース・ドレイン領
域１０８ 、１０９の極性と、多結晶シリコン膜１１４
がＰ型不純物を含んでいることが異なる。
ｎることは、従来例どおシである。電極への配線は、Ｎ
型ＭＩＳ）ランジスタでは、開孔１１０および絶縁膜１
１６上に形成したＮ型不純物を含む多結晶シリコン膜１
１３をおおって、全面に配線金属膜を附着した後パター
ニングして、電極配線（シリサイドゲート、Ｎ型のソー
ス・ドレイン領域への６配ｆｉｌ）１１５を形成してな
される。Ｐ型ＭＩＳ）ランジスタでも図示のように全く
同様な構造となっているが、ただしソース・ドレイン領
域１０８ 、１０９の極性と、多結晶シリコン膜１１４
がＰ型不純物を含んでいることが異なる。
なお、各ソース・ドレイン領域の一部から突出している
領域１２１ 、１２２ 、１２４ 、１２５は各領域と
同一の伝導型であって、配線形成のときに基板方向への
スパイクが生じても基板リーク電流が生じないように設
けたものである。
領域１２１ 、１２２ 、１２４ 、１２５は各領域と
同一の伝導型であって、配線形成のときに基板方向への
スパイクが生じても基板リーク電流が生じないように設
けたものである。
次に、上記相補型半導体装置を製作する本発明の方法に
′）＠、第２図〜第４図を参照して説明する。第２図は
、配線形成工程とし曵、半尋体基板１０１ 、１０２上
に絶縁膜１１６を形成し、開孔１１０ 、１１１を形成
してから全面に多結晶シリコン膜１１７をＣｖＤ成長ニ
ヨリ、５００〜１００ＯＡの膜厚で形成した状態？示す
。この多結晶シリコン膜１１７は不純物を含んでいない
。その上に酸化＠１１８を被着させ、以後の工程で多結
晶シリコン膜１１７の反応を防止している。
′）＠、第２図〜第４図を参照して説明する。第２図は
、配線形成工程とし曵、半尋体基板１０１ 、１０２上
に絶縁膜１１６を形成し、開孔１１０ 、１１１を形成
してから全面に多結晶シリコン膜１１７をＣｖＤ成長ニ
ヨリ、５００〜１００ＯＡの膜厚で形成した状態？示す
。この多結晶シリコン膜１１７は不純物を含んでいない
。その上に酸化＠１１８を被着させ、以後の工程で多結
晶シリコン膜１１７の反応を防止している。
第３図、第４図は、多結晶シリコン膜１１７への不純物
導入工程を示すものである。第３図はＮ型不純物イオン
打込みのマスクになるアルミ膜を被着し、ホトリソグラ
フ法によりアルミ膜をパターニングし、Ｎ型ウェル１０
２上にマスク１１９をのこし、Ｎ型Ｍ工Ｓトランジスタ
側にＮ型不純物イオンを打込んでいる状態を示している
。多結晶シリコン膜１１７のこの部分（第１図の１１３
に相当する部分）はＮ型不純物を含むとともに、ソース
・ドレイン領域１０６．１０７内に、基板に深く突出し
たＮ型領域１２１ 、１２２が形成される。その後、マ
スク１１９．酸化膜１１８１に除去し、第４図の工程に
うつる。
導入工程を示すものである。第３図はＮ型不純物イオン
打込みのマスクになるアルミ膜を被着し、ホトリソグラ
フ法によりアルミ膜をパターニングし、Ｎ型ウェル１０
２上にマスク１１９をのこし、Ｎ型Ｍ工Ｓトランジスタ
側にＮ型不純物イオンを打込んでいる状態を示している
。多結晶シリコン膜１１７のこの部分（第１図の１１３
に相当する部分）はＮ型不純物を含むとともに、ソース
・ドレイン領域１０６．１０７内に、基板に深く突出し
たＮ型領域１２１ 、１２２が形成される。その後、マ
スク１１９．酸化膜１１８１に除去し、第４図の工程に
うつる。
第４図では、ホトレジスト膜１２３ ’にマスク１２３
としてＰ型ＭＩＳ）ランジスタ側に、Ｐ型不純物イオン
を打込む状態を示すもので、多結晶７リコン膜１１７の
この部分（第１図の１１４に相当する部分）はＰ型不純
物を含むとともに、ソース・ドレイン領域１０８ 、１
０９内に突出したＰ型領域１２４ 、１２５が形成さ扛
る。マスク１２３ ｆｔ除去した後、Ｎ型領域１２］
、 １２２およびＰ型領域１２４ 、１２５を活性化す
る。それから配線金属膜を全面に被凋してパターニング
して、第１図に示すように各電極への電極配線１１５を
行なう。
としてＰ型ＭＩＳ）ランジスタ側に、Ｐ型不純物イオン
を打込む状態を示すもので、多結晶７リコン膜１１７の
この部分（第１図の１１４に相当する部分）はＰ型不純
物を含むとともに、ソース・ドレイン領域１０８ 、１
０９内に突出したＰ型領域１２４ 、１２５が形成さ扛
る。マスク１２３ ｆｔ除去した後、Ｎ型領域１２］
、 １２２およびＰ型領域１２４ 、１２５を活性化す
る。それから配線金属膜を全面に被凋してパターニング
して、第１図に示すように各電極への電極配線１１５を
行なう。
このとき多結晶シリコン膜１１３ 、１１４も各電極ご
とに図示のように分離さｎる。
とに図示のように分離さｎる。
以上、相補型半導体装置について述べたが、相補型の極
性を逆にし、Ｎ型基板にＰ型ウェルを形成した場合につ
いても適用できることはいうまでもない。また相補型で
ない単一極性の半導体装置では、多結晶シリコン膜の形
成を２段に、すなわち後で不純物を導入することは必ず
しも必要でなく、不純物導入された多結晶ンリコン膜を
形成させることができる。
性を逆にし、Ｎ型基板にＰ型ウェルを形成した場合につ
いても適用できることはいうまでもない。また相補型で
ない単一極性の半導体装置では、多結晶シリコン膜の形
成を２段に、すなわち後で不純物を導入することは必ず
しも必要でなく、不純物導入された多結晶ンリコン膜を
形成させることができる。
以上説明したように本発明によれば、Ｉｖ１１Ｓトラン
ジスタの半４体ｊ−及びシリサイド材を用いたゲート電
極の配ＭＡ接続用の絶縁膜開孔部分が半導体層と同じ伝
導型を有する不純物を含む多結晶シリコン膜によ＃）被
着さｎているので、製造工程中、シリサイド材の酸化昇
華などによるゲート電極の不良および半導体層の開孔接
触面、絶縁膜のシリサイド材による汚染が防止さｎる。
ジスタの半４体ｊ−及びシリサイド材を用いたゲート電
極の配ＭＡ接続用の絶縁膜開孔部分が半導体層と同じ伝
導型を有する不純物を含む多結晶シリコン膜によ＃）被
着さｎているので、製造工程中、シリサイド材の酸化昇
華などによるゲート電極の不良および半導体層の開孔接
触面、絶縁膜のシリサイド材による汚染が防止さｎる。
本発明によってシリサイドゲートを有する半導体集積回
路装置の高集積化・高速のメリットが、充分発揮できる
。
路装置の高集積化・高速のメリットが、充分発揮できる
。
多結晶シリコン膜が開孔部において、半導体層と配線金
属との間に介在するが、同一伝導型不純物を含んでいる
のでコンタクト抵抗はこの部分で殆ど生じない。さらに
イオン注入法などで、多結晶シリコン膜に不純物を打込
む際、その部分のソース・ドレイン領域より深く注入す
ることによって、配線形成の際のスパイクが生ずるとき
にもリーク電流を防止できる。
属との間に介在するが、同一伝導型不純物を含んでいる
のでコンタクト抵抗はこの部分で殆ど生じない。さらに
イオン注入法などで、多結晶シリコン膜に不純物を打込
む際、その部分のソース・ドレイン領域より深く注入す
ることによって、配線形成の際のスパイクが生ずるとき
にもリーク電流を防止できる。
第１図は本発明全相補型半導体装置に適用した実施例の
縦断面図、第２図〜第４図は上記装置の配線形成工程の
縦断面図、第５図は従来例である。 １０１・・・半導体基板（Ｐ型）、 １０２・・・Ｎ型ウェル、 １０３・・・素子分離酸化膜、 １０４．１０５・・・シリサイドゲート、１０６、ＩＯ
２，１０８，１０９・・・ソース会ドレイン領域、１１
６・・・絶縁膜、 １１０．１１１・・・開孔、 １１５・・−電極配線、 １１３．１１４，１１７・・・多結晶シリコン膜、１１
８・・・酸化膜。
縦断面図、第２図〜第４図は上記装置の配線形成工程の
縦断面図、第５図は従来例である。 １０１・・・半導体基板（Ｐ型）、 １０２・・・Ｎ型ウェル、 １０３・・・素子分離酸化膜、 １０４．１０５・・・シリサイドゲート、１０６、ＩＯ
２，１０８，１０９・・・ソース会ドレイン領域、１１
６・・・絶縁膜、 １１０．１１１・・・開孔、 １１５・・−電極配線、 １１３．１１４，１１７・・・多結晶シリコン膜、１１
８・・・酸化膜。
Claims (2)
- （１）シリサイドゲートを有する半導体装置の製造にお
いて、電極配線形成工程として、ゲート、ソース・ドレ
イン領域上に絶縁膜を形成する工程と、各電極配線のた
めに該絶縁膜に開孔を形成する工程と、開孔部分を含め
該絶縁膜全面にソース・ドレインと同一伝導型の不純物
を含む多結晶シリコン膜を形成する工程、および配線金
属膜を被着後、選択的に電極配線を形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - （２）相補型半導体装置においては、前記第１項の不純
物を含む多結晶シリコン膜の形成が、全面に多結晶シリ
コン膜を形成後、各型の半導体素子について、他の型の
半導体素子をマスクしておいて、各型の半導体素子によ
り異なる伝導型の不純物原子を多結晶シリコン膜中に導
入してなされることを特徴とする特許請求の範囲第１項
記載のシリサイドゲート構造の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161109A JPS6316671A (ja) | 1986-07-08 | 1986-07-08 | シリサイドゲ−ト半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161109A JPS6316671A (ja) | 1986-07-08 | 1986-07-08 | シリサイドゲ−ト半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316671A true JPS6316671A (ja) | 1988-01-23 |
Family
ID=15728776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161109A Pending JPS6316671A (ja) | 1986-07-08 | 1986-07-08 | シリサイドゲ−ト半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100353478C (zh) * | 2003-03-03 | 2007-12-05 | 松下电器产业株式会社 | 等离子体显示板和其制造方法及其保护层材料 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974668A (ja) * | 1982-09-20 | 1984-04-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路接点構造体 |
| JPS5996724A (ja) * | 1982-11-25 | 1984-06-04 | Nec Corp | コンタクト不良の無いコンタクト孔を有する半導体装置の製造方法 |
| JPS6180862A (ja) * | 1984-09-27 | 1986-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-07-08 JP JP61161109A patent/JPS6316671A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974668A (ja) * | 1982-09-20 | 1984-04-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路接点構造体 |
| JPS5996724A (ja) * | 1982-11-25 | 1984-06-04 | Nec Corp | コンタクト不良の無いコンタクト孔を有する半導体装置の製造方法 |
| JPS6180862A (ja) * | 1984-09-27 | 1986-04-24 | Toshiba Corp | 半導体装置の製造方法 |
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| CN100353478C (zh) * | 2003-03-03 | 2007-12-05 | 松下电器产业株式会社 | 等离子体显示板和其制造方法及其保护层材料 |
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