JPS63166312A - エミッタ機能論理回路 - Google Patents

エミッタ機能論理回路

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JPS63166312A
JPS63166312A JP62320063A JP32006387A JPS63166312A JP S63166312 A JPS63166312 A JP S63166312A JP 62320063 A JP62320063 A JP 62320063A JP 32006387 A JP32006387 A JP 32006387A JP S63166312 A JPS63166312 A JP S63166312A
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JP
Japan
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transistor
emitter
collector
base
output
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JP62320063A
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English (en)
Inventor
ディヴィッド　ピー　チェングソン
オーラングゼブ　ケイ　カーン
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Tandem Computers Inc
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Tandem Computers Inc
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Publication date
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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    • H03K19/0863—Emitter function logic [EFL]; Base coupled logic [BCL]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はエミッタ機能論理ゲートに関し、特に、相補出
力を有するその種のゲートに関する。
（従来技術とその問題点） エミッタ機能論理回路は、大規模集積回路（ＬＳＩ）製
造用に開発された論理回路である。エミッタ機能論理回
路は、真出力のみを出力し、補出力を出力しないので、
他の論理回路より小さな面積を占める。従って、他の種
類の論理回路のように真出力を産出するために信号を２
回補足する必要はない。従って、エミッタ機能論理（Ｅ
ＦＬ）は、真出力と補出力との両方を必要とはしないゲ
ートに限られる。しかし、ミラー効果（コレクターベー
ス帰還と電圧利得との相乗）を低減させ、受動エミッタ
・フォロワを能動エミッタ・フォロワと置換すれば、Ｅ
ＦＬの速度パワー積はＥＣＬ　（エミッタ結合論理回路
）のそれより向上する。補出力を産出するＥＦＬゲート
の変種も作られているが、真出力端子における出力の出
現と補出力端子における出力の出現との間に時間遅れが
あるので、用途が限られる。
第１図は、５ｈｏｋａｎ氏の米国特許第３，７９５，８
２２号に開示されている基本的ＥＦＬ　　ＡＮＤゲート
１０を示す。ＡＮＤゲート１０は第１入力１２と第２入
力１４とを有する。入力１２．１４は入力トランジスタ
１６の第１及び第２エミッタに接続されている。トラン
ジスタ１６のベースは基準電圧１８に接続され、そのコ
レクタは抵抗器２０を通して電源電圧２２に接続されて
いる。トランジスタ１６のコレクタは出力トランジスタ
２４のベースにも接続されている。出力トランジスタ２
４のコレクタも電源電圧２２に接続されている。トラン
ジスタ２４のエミッタは、このＡＮＤゲートの出力とな
る出力２６に接続されている。出力２６は真出力であり
、補出力は設けられていない。
抵抗器２０はバイアス作用をし、トランジスタ２８は出
力トランジスタ２４の飽和を防止する。
Ｄｏｕｃｅｔｔｅ氏の米国特許第４，１４５，６２３号
に開示されている、ラッチ付き真出力及び補出力を持つ
修正型ＥＦＬ回路を第２図に示す。第２図のラッチ３０
は入力トランジスタ３２を用いており、そのベースはデ
ータ入力３４に接続されている。そのエミッタはトラン
ジスタ３８の第１エミッタ３６に接続されている。トラ
ンジスタ３８は第１図のトランジスタ１６に類似してい
る。トランジスタ３８のコレクタは、真出力４０を産出
し、出力トランジスタ４２のベースにも接続されている
。出力トランジスタ４２のコレクタは入力トランジスタ
３２のコレクタに接続されて補出力４４を産出する。ト
ランジスタ３８．４２のコレクタは、それぞれ抵抗器４
８．５０を通して電源電圧４６に接続されている。クロ
ック入力５２がトランジスタ５４のベースに供給されて
おり、そのエミッタは他のトランジスタ５６に接続され
ている。トランジスタ５６のベースは基準電圧５８に接
続されている。トランジスタ５４．５６の接続されてい
るエミッタは更に電流源６０に接続されている。
クロックは、真出力４０及び補出力４４をラッチする。
ゲート３０は真出力及び補出力を共に産出するが、回路
を考察すれば判るように、入力がデータ入力３４に加え
られてから相異なる時間が経過した時に信号がそれらの
出力に出現する。出力４０における真信号は、入力信号
がトランジスタ３２とトランジスタ３８の中を伝播する
までは状態を変えない。トランジスタ３８中の伝播時間
は同トランジスタのターンオン時間である。そのターン
オン時間は、それが最小形状寸法装置であるので短く、
容量効果は割合小さくて、そのベースは一定基準り、Ｃ
，電圧である。しかし、信号が更にトランジスタ４２の
中を伝播するまでは、補出力４４は状態を変えない。斯
くして、真出力と補出力とに出力信号が出現する時は、
１トランジスタ段における伝播遅延時間に等しい時間だ
け異なる。
成る用途においては、ＥＦＬゲートの寸法及び速度に関
する長所を犠牲にせずにＥＦＬゲートから真出力と補出
力とを同時に得ることが望ましい。
（発明の概要） 本発明は、真出力と補出力とを同時に産出する改良され
たＥＦＬゲートである。入力トランジスタのベースは入
力に接続され、そのエミッタは基準トランジスタのエミ
ッタに接続されている。基準トランジスタのベースは基
準電圧に接続され、そのコレクタは真出力トランジスタ
のベースに接続されている。真出力トランジスタのエミ
ッタは真出力を産出し、そのコレクタは電源電圧に接続
されている。補出力トランジスタのベースは入力トラン
ジスタのコレクタに接続され、そのエミッタは補出力を
産出する。そのコレクタは、入力トランジスタのコレク
タと同じく、電源電圧に接続されている。
ラッチされる出力を産出するため、２つのエミッタ結合
相補対を用いる。第１エミッタ結合対のコレクタは、そ
れぞれ、入力トランジスタのエミッタと、基準トランジ
スタの第２エミッタとに接続されている。基準トランジ
スタの第２エミッタは真出力トランジスタの第２エミッ
タにも接続されている。相互接続されたエミッタは電流
源に接続されている。一方のトランジスタのベースはり
ロック入力に接続され、他方のトランジスタのベースは
基準電圧に接続されている。他方のエミッタ結合トラン
ジスタ対もこれと同様に接続されている。一方のトラン
ジスタのコレクタは電源電圧に接続され、他方のトラン
ジスタのコレクタは補出力トランジスタの第２エミッタ
に接続されている。ラッチング機能を設けるため、別の
トランジスタのコレクタは補出力トランジスタのベース
に接続され、エミッタは補出力トランジスタの第２エミ
ッタに接続され、ベースは第１基準電圧に接続されてい
る。
本発明は、ＥＦＬ回路の速度及び寸法の長所を実質的に
保ちながら補出力と真出力とを実質上同時に産出させる
ものである。そこで、本発明は真出力と補出力とを同時
に発生させるものであるが、それは以前はエミッタ結合
論理（ＥＣＬ）回路においてのみ利用可能であったもの
である。本発明は、第２図の従来型ゲートよりは広いが
、ＥＣＬゲートよりは狭い面積を必要とする。同様に、
消費電力は、第２図のそれよりは多いが、ＥＣＬゲート
の消費電力よりは少い。入力変化状態から最も遅い出力
変化状態までの時間として定義される速度は、本発明の
場合、第２図の回路や標準的ＥＣＬゲートより速い。
本発明の特徴及び長所をもっと充分に理解するために、
添付図面と関連させて以下の詳細な説明を参照するべき
である。
（実施例） 第３図は、同時の真出力および補出力を有する本発明の
Ｄ型ラッチ回路７０を示す。Ｄ入カフ２は入力トランジ
スタ７４０ベースに接続されている。トランジスタ７４
のエミッタは基準トランジスタ７６のエミッタに接続さ
れている。トランジスタ７６のベースは第１基準電圧７
８に接続されている。トランジスタ７６のコレクタは、
真出力トランジスタ８０のベースに接続され、トランジ
スタ８０のエミッタは真出力８２に接続されている。入
力トランジスタ７４のコレクタは補出力トランジスタ８
４のベースに接続されている。トランジスタ８４のエミ
ッタは補出力８６に接続されている。バイアス抵抗８８
．９０は、それぞれトランジスタ７４．７６のコレクタ
をＶｃｃ電源電圧９２に接続している。
作動時に、入カフ２が高レベルになるとトランジスタ７
４が導通してバイアス抵抗８８を通して電流を引込み、
トランジスタ８４のベースの電位を引下げて低レベル出
力を補出力８６に供給する。
真出力については、トランジスタ７４がオンになると、
トランジスタ７６のエミッタ９４が高値に押し上げられ
て、抵抗器９０からトランジスタ７６のコレクタを通る
電流を制限する。斯くしてトランジスタ８０のベースは
、抵抗９０の電圧降下をＶｃｃから差引いた値に上昇し
、真出力８２に高レベル出力を供給する。
低レベル入力が人カフ２に加えられると、真出力及び補
出力は反転する。
出力をラッチすることのできるクロック信号を与える回
路が付加されている。クロック入力９６がトランジスタ
９８のベースに接続されている。
トランジスタ９日のエミッタはトランジスタ１００１１
０２のベースに接続されている。トランジスタ１０２の
エミッタはトランジスタ１０４に接続され、コレクタは
トランジスタ７４のエミッタに接続されている。トラン
ジスタ１０４のコレクタは基準トランジスタ７６の第２
エミッタ１２２と出力トランジスタ８０の第２エミッタ
１２０とに接続されている。トランジスタ１０２．１０
４の相互に接続されたエミッタは電流源トランジスタ１
０６に接続されている。トランジスタ１０４のベースは
第２基準電圧レベル１０Ｂに接続されている。
同様に、トランジスタ１００のエミッタはトランジスタ
１１０のエミッタに接続されている。トランジスタ１１
０のベースは基準電圧１０８に接続され、コレクタは補
出力トランジスタ８４の第２エミンタ１１８に接続され
ている。トランジスタ１００のコレクタは電源電圧９２
に接続されている。トランジスタ１１２のコレクタは補
出力トランジスタ８４のベースに接続され、エミッタは
トランジスタ１１０のコレクタに接続されている。
トランジスタ１１２のベースは第１基準電圧７８に接続
されている。
この回路は電流源トランジスタ１１４．１１６と様々な
バイアス抵抗も含んでいるが、これについては言及しな
い。
作動中、クロック入力の立上り端部がクロック入力９６
に加えられると、トランジスタ９８のエミッタのレベル
が上って、高電圧レベルをトランジスタ１００．１０２
のベースに供給し、これらを五通させる。その結果、入
力トランジスタ７４が作動可能となって、その後の入力
信号は出力に伝播してゆくことが可能となる。同時に、
トランジスタ１１０．１０４はオフ状態となって、ラッ
チング出力を無効化すると共に新しい出力の供給を可能
にする。
入力が適当な出力に供給された後、クロック信号の立下
り端部はそれらの出力をラッチする。クロックが低レベ
ルになる時、トランジスタ１００．１０２はオフ状態と
なり、トランジスタ１０４．１１０はオン状態となる。
補出力８６が低レベルである時、トランジスタ１１０が
オン状態になると、電流がトランジスタ１１２を流れ得
ることになる。この電流はバイアス抵抗８８を通して流
れてトランジスタ８４のベースを低レベルに保って補出
力８６を低レベルに保つ。逆に、クロックが立下る時に
補出力８６が高レベルであれば、電流は出力トランジス
タ８４の第２エミッタ１１８を通して流れるが、トラン
ジスタ８４のベースは基準電圧７８より高レベルで、ト
ランジスタ１１２をオフ状態に保つ。その結果、トラン
ジスタ１１２はトランジスタ８４のベースを低レベルに
することができず、トランジスタ８４のベースに流入す
る電流は少いので、ｌ・ランジスタ８４のベースは高レ
ベルを維持し、従って、トランジスタ８４は、トランジ
スタ８４のベースにおける電圧レベルを低（するのに充
分な電圧降下を抵抗８８に生じさせることができない。
斯（して、トランジスタ１１２と、トランジスタ８４の
第２エミッタ１１８とは木質的に差動対として作用し、
一方又は他方がオン状態となっている。
同様の結果がトランジスタ７６．８０から得られ、トラ
ンジスタ８０の第２エミッタ１２０は１〜ランジスタフ
６の第２エミッタ１２２と共に本質的に差動対として作
用する。
真出力についての伝播遅延は、入力トランジスタ７４、
基準トランジスタ７６及び出力トランジスタ８０におけ
る遅れである。補出力についての伝播遅延は、入力トラ
ンジスタ７４と出力トランジスタ８４とにおける遅れで
ある。トランジスタ７６のベースには常に一定のり、Ｃ
，電圧が加えられているので、このトランジスタをオン
状態にするミラー容量効果は極めて小さい。従って、真
出力と補出力との遅れは、それぞれ、トランジスタ７４
．８０とトランジスタ７４．８４とにおける遅れに略々
等しい。これを第２図の従来型回路と比べると、真出力
伝播遅延は、入力トランジスタ３２における遅れと基準
トランジスタ３８における極小の遅れとである。一方、
補出力伝播遅延は、トランジスタ３２における遅れと、
トランジスタ３８における極小の遅れと、トランジスタ
４２における遅れとである。これにより、本発明は真出
力と補出力との伝播遅延の差を１トランジスタ伝播遅延
の程度に改善する。
本発明は、その精神又は本質的特徴から逸脱せずに別の
形で実施し得るものであり、当業者はこれを理解するで
あろう。例えば、余り望ましいことではないが、第３図
の回路をクロック及びラッチング・メカニズム無しで構
成して単純なＡＮＤゲートを提供することができる。ま
た、本発明は、組合せ論理と両立可能な順次論理回路に
組込むことができるものである。例えば、本発明をマス
ター・スレーブ・フリップフロップ回路に適用すること
ができ、その回路はマルチプレクサの出力に接続されて
スキャンＤフリップフロップを成す。
従って、本発明の好適な実施例の開示は例示を目的とす
るものであって、特許請求の範囲の欄に記載した発明の
範囲を限定するものではない。
【図面の簡単な説明】
第１図は従来のＥＦＬ　　ＡＮＤゲートの回路図である
。 第２図は、真出力と補出力とを共に有する従来のＤ型う
ン千回路の回路図である。 第３図は、本発明による同時の真出力及び補出力を有す
るＤ型うッ千回路の回路図である。 １０・・・・・・ＡＮＤゲート、 １６．３２．７４・・・・・・入力トランジスタ、２４
．４２．８０．８４・・・・・・出力トランジスタ、３
０．７０・・・・・・ラッチ回路。 ＦＩＧ、、ｌ。 ＥＥ ＦＩＧ、、２゜

Claims (6)

    【特許請求の範囲】
  1. （１）入力に接続されたベースと、電圧源に接続された
    コレクタと、エミッタとを有する第１入力トランジスタ
    と； 前記第１トランジスタの前記エミッタに接続されたエミ
    ッタと、前記電圧源に接続されたコレクタと、基準電圧
    に接続されたベースとを有する第２基準トランジスタと
    ； 前記第２トランジスタの前記コレクタに接続されたベー
    スと、前記電圧源に接続されたコレクタと、真出力に接
    続されたエミッタとを有する第３真出力トランジスタと
    ； 前記第１トランジスタのコレクタに接続されたベースと
    、前記電圧源に接続されたコレクタと、補出力に接続れ
    さたエミッタとを有する第４補出力トランジスタと、か
    ら成る論理ゲート。
  2. （２）前記第１、第２、第３及び第４トランジスタの前
    記エミッタに接続された電流源を更に有することを特徴
    とする特許請求の範囲第１項記載の論理ゲート。
  3. （３）前記第１及び第２トランジスタの前記コレクタを
    それぞれ前記電圧源に接続する第１及び第２抵抗を更に
    有することを特徴とする特許請求の範囲第１項記載の論
    理ゲート。
  4. （４）前記真出力及び前記補出力をラッチする手段を更
    に有することを特徴とする特許請求の範囲第１項記載の
    論理ゲート。
  5. （５）前記ラッチ手段は： 第５及び第６のエミッタ結合トランジスタから成ってお
    り、前記第５トランジスタのコレクタは前記第１入力ト
    ランジスタの前記エミッタに接続され、前記第６トラン
    ジスタのコレクタは前記第２基準トランジスタの第２エ
    ミッタに接続され、前記第５トランジスタのベースはク
    ロック入力に接続され、前記第６トランジスタのベース
    は第２基準電圧に接続されており；前記第３真出力トラ
    ンジスタは、前記第６トランジスタの前記コレクタに接
    続された第２エミッタを有しており； 第７及び第８のエミッタ結合トランジスタから成り、前
    記第７トランジスタは、前記電圧源に接続されたコレク
    タと、前記クロック入力に接続されたベースとを有し、
    前記第８トランジスタは前記第２基準電圧に接続された
    ベースを有しており； 前記第４補出力トランジスタは、前記第８トランジスタ
    のコレクタに接続された第２エミッタを有しており；更
    に、 前記第４補出力トランジスタの前記ベースに接続された
    コレクタと、前記第８トランジスタの前記コレクタに接
    続されたエミッタと、前記の初めに言及した基準電圧に
    接続されたベースとを有する第９基準トランジスタから
    成ることを特徴とする特許請求の範囲第４項記載の論理
    ゲート。
  6. （６）入力に接続されたベースと、電圧源に接続された
    コレクタと、エミッタとを有する第１入力トランジスタ
    と； 前記第１トランジスタの前記エミッタに接続されたエミ
    ッタと、前記電圧源に接続されたコレクタと、基準電圧
    に接続されたベースとを有する第２基準トランジスタと
    ； 前記第２トランジスタの前記コレクタに接続されたベー
    スと、前記電圧源に接続されたコレクタと、真出力に接
    続されたエミッタとを有すね第３真出力トランジスタと
    ； 前記第１トランジスタのコレクタに接続されたベースと
    、前記電圧源に接続されたコレクタと、補出力に接続さ
    れたエミッタとを有する第４補出力トランジスタと； 第５及び第６のエミッタ結合トランジスタと、前記第５
    トランジスタのコレクタは前記第１入力トランジスタの
    前記エミッタに接続され、前記第６トランジスタのコレ
    クタは前記第２基準トランジスタの第２エミッタに接続
    され、前記第５トランジスタのベースはクロック入力に
    接続され、前記第６トランジスタのベースは第２基準電
    圧に接続されていることと； 前記第３真出力トランジスタは、前記第６トランジスタ
    の前記コレクタに接続された第２エミッタを有すること
    と； 第７及び第８のエミッタ結合トランジスタと、前記第７
    トランジスタは、前記電圧源に接続されたコレクタと、
    前記クロック入力に接続されたベースとを有し、前記第
    ８トランジスタは前記第２基準電圧に接続されたベース
    を有することと； 前記第４補出力トランジスタは前記第８トランジスタの
    コレクタに接続された第２エミッタを有することと； 前記第４補出力トランジスタの前記ベースに接続された
    コレクタと、前記第８トランジスタの前記コレクタに接
    続されたエミッタと、前記の初めに言及した基準電圧に
    接続されたベースとを有する第９基準トランジスタと、
    から成ることを特徴とする論理ゲート。
JP62320063A 1986-12-17 1987-12-17 エミッタ機能論理回路 Pending JPS63166312A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US942669 1986-12-17
US06/942,669 US4728818A (en) 1986-12-17 1986-12-17 Emitter function logic with concurrent, complementary outputs

Publications (1)

Publication Number Publication Date
JPS63166312A true JPS63166312A (ja) 1988-07-09

Family

ID=25478437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62320063A Pending JPS63166312A (ja) 1986-12-17 1987-12-17 エミッタ機能論理回路

Country Status (4)

Country Link
US (1) US4728818A (ja)
EP (1) EP0272011A3 (ja)
JP (1) JPS63166312A (ja)
AU (1) AU589307B2 (ja)

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