JPS63157428A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63157428A JPS63157428A JP61303966A JP30396686A JPS63157428A JP S63157428 A JPS63157428 A JP S63157428A JP 61303966 A JP61303966 A JP 61303966A JP 30396686 A JP30396686 A JP 30396686A JP S63157428 A JPS63157428 A JP S63157428A
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- 239000011347 resin Substances 0.000 claims abstract description 24
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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-
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- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関するものであり、特に、α粒子
を遮断するための表面保護膜構造に関するものである。
を遮断するための表面保護膜構造に関するものである。
（従来の技術）
近年、半導体装置のＭＯＳダイデミツクＲＡＭはスケー
リング則に従い集積度が大幅に向上している。これに伴
い記憶セル面積が縮小すると共に、電源電圧が低電圧化
し、蓄積電荷量が減少している。そのため、パッケージ
材料等から放出されるα粒子によるソフトエラーはＭＯ
ＳダイデミツクＲＡＭの高集積化に伴い増々大きな問題
となっている。そこで、従来、このソフトエラーの防止
対策を施した半導体装置としては「日立中央研究所。
リング則に従い集積度が大幅に向上している。これに伴
い記憶セル面積が縮小すると共に、電源電圧が低電圧化
し、蓄積電荷量が減少している。そのため、パッケージ
材料等から放出されるα粒子によるソフトエラーはＭＯ
ＳダイデミツクＲＡＭの高集積化に伴い増々大きな問題
となっている。そこで、従来、このソフトエラーの防止
対策を施した半導体装置としては「日立中央研究所。
１９８０年、Ａシ：ｚグル５Ｖ６４にダイｆ Ｅ ッ’
） ＲＡＭ。
） ＲＡＭ。
第２２８〜２２９頁」に開示されろものがある。
この半導体装置は第３図に示す様に、リードフレーム１
上に半導体チップ２が接着され、該半導体チップ２と前
記リードフレーム１とは金線３により接続されている。
上に半導体チップ２が接着され、該半導体チップ２と前
記リードフレーム１とは金線３により接続されている。
更に、半導体チップ２の表面上にはα粒子を遮断する厚
い樹脂膜４ （シリコン樹脂膜又はポリイミド樹脂膜）
がコーティングされ、リードフレームｌ上（ζは半導体
チップ２、樹脂膜４及び金線３を夫々覆うパッケージ５
が覆設されている。
い樹脂膜４ （シリコン樹脂膜又はポリイミド樹脂膜）
がコーティングされ、リードフレームｌ上（ζは半導体
チップ２、樹脂膜４及び金線３を夫々覆うパッケージ５
が覆設されている。
又、第４図は横軸に樹脂膜４の厚さ、縦軸にソフトエラ
ー改善率を採り、ソフトエラー改善率の向上が樹脂膜４
の厚さの増大に関与し、所謂、ソフトエラー改善率は樹
ＩＩＩ膜４の膜厚依存が高いことを示すものである。
ー改善率を採り、ソフトエラー改善率の向上が樹脂膜４
の厚さの増大に関与し、所謂、ソフトエラー改善率は樹
ＩＩＩ膜４の膜厚依存が高いことを示すものである。
（発明が解決しようとする問題点）
上述した従来の半導体装置におけるソフトエラー改善率
はＩＦ［１ｇ＊４の膜厚依存が高いので、半導体チップ
２の高集積化に伴って前記樹脂膜４の膜厚を厚くする必
要が生じる。然し乍ら、半導体チップ２の表面上におけ
る前記（［１膜４の膜厚は物理的限界があると共に、厚
い樹脂膜４の場合、半導体チップ２のクラック現象が発
生するという問題点があった。
はＩＦ［１ｇ＊４の膜厚依存が高いので、半導体チップ
２の高集積化に伴って前記樹脂膜４の膜厚を厚くする必
要が生じる。然し乍ら、半導体チップ２の表面上におけ
る前記（［１膜４の膜厚は物理的限界があると共に、厚
い樹脂膜４の場合、半導体チップ２のクラック現象が発
生するという問題点があった。
（発明の目的）
本発明は上述の問題点に鑑み、比較的薄いポリイミド或
いはシリコン切脂膜を以ってα粒子を遮断して高集積化
されたダイナミックＲＡＭのソフトエラーを防止すると
共に、半導体チップのクラック現象を防止できる半導体
装置を提供するものである。
いはシリコン切脂膜を以ってα粒子を遮断して高集積化
されたダイナミックＲＡＭのソフトエラーを防止すると
共に、半導体チップのクラック現象を防止できる半導体
装置を提供するものである。
（問題点を解決するための手段）
本発明は上述の目的を達成するため、半導体チップ２０
表面上に樹脂膜４をコーティングし、該樹脂膜４上のメ
モリセル領域内に鉛箔６を被着したものである。
表面上に樹脂膜４をコーティングし、該樹脂膜４上のメ
モリセル領域内に鉛箔６を被着したものである。
（作 用）
本発明によれば、半導体チップの表面上にコーティング
した樹脂膜上に鉛箔を被着しｔこので、パッケージ材料
等より放出されるα粒子はＩｆｔＩ脂膜と鉛箔とにより
遮断される。よって、α粒子は薄手の樹脂膜であっても
確実に遮断される。
した樹脂膜上に鉛箔を被着しｔこので、パッケージ材料
等より放出されるα粒子はＩｆｔＩ脂膜と鉛箔とにより
遮断される。よって、α粒子は薄手の樹脂膜であっても
確実に遮断される。
（実 施 例）
本発明の半導体装置に係る一実施例を第１図及び第２図
に基づいて従来例と同一構成部分には同一符号を付して
説明する。即ち、半導体装置はペースとしてのリードフ
レーム１上にダイスボンダを用いて、半導体チップ２が
接着され、該半導体チップ２及び前記リードフレーム１
の夫々表面上に設けられたポンディングパッド（図示略
す）は金線３を以って接続されている。そして、前記半
導体チップ２の表面上には約１０〜３０μｍの樹脂膜、
例えばポリイミド樹脂膜（又はシリコン樹脂膜）４がコ
ーティングされると共に、前記ポリイミド樹脂膜４の表
面上には１０〜２０μｍ厚の薄い鉛箔６がバキューム装
置を装備したダイスボンダ等により被着されている。ま
た、前記リードフレーム１上には、前記金ｓ３と、半導
体チップ２と、ポリイミド樹脂膜４と、鉛箔６とを覆う
様にパッケージ５が設けられている。
に基づいて従来例と同一構成部分には同一符号を付して
説明する。即ち、半導体装置はペースとしてのリードフ
レーム１上にダイスボンダを用いて、半導体チップ２が
接着され、該半導体チップ２及び前記リードフレーム１
の夫々表面上に設けられたポンディングパッド（図示略
す）は金線３を以って接続されている。そして、前記半
導体チップ２の表面上には約１０〜３０μｍの樹脂膜、
例えばポリイミド樹脂膜（又はシリコン樹脂膜）４がコ
ーティングされると共に、前記ポリイミド樹脂膜４の表
面上には１０〜２０μｍ厚の薄い鉛箔６がバキューム装
置を装備したダイスボンダ等により被着されている。ま
た、前記リードフレーム１上には、前記金ｓ３と、半導
体チップ２と、ポリイミド樹脂膜４と、鉛箔６とを覆う
様にパッケージ５が設けられている。
次に、空気中におけろα粒子の飛程に基づいて、鉛箔６
中の飛程を計算する。
中の飛程を計算する。
先ず、Ｂｒａｇｇ−ＫＬｅｅｍａｎの法則よりρを物質
の密度とし、Ａを有効原子量とすると、を塀ろ。
の密度とし、Ａを有効原子量とすると、を塀ろ。
飛程Ｒは以下の様に表わされる。
空気を基準にするとＡ”ａ ｉ ｒ＝３．８２． ｐａ
ｉ ｒ＝１゜２２６Ｘ１０−’ｊ／ｃ＋／となる。こ
れによりＲｊ＝３．２Ｘ １０−’ （ｖ’Ｘ了／ｐ
ｊ） Ｒａ ｉ ｒ−−・（１）となる。（但し、Ｒｊ
は鉛箔６中の飛程、Ｒａ１ｒは空気中の飛程、ＡＪは鉛
箔６の有効原子量、Ｒｊは鉛の密度） 続いて、ｎＪ＝９．０５． ｐ ｊ＝ｘ １．３４ ｇ
７ｃｒｉを上式（１）に代入すると次式になる。
ｉ ｒ＝１゜２２６Ｘ１０−’ｊ／ｃ＋／となる。こ
れによりＲｊ＝３．２Ｘ １０−’ （ｖ’Ｘ了／ｐ
ｊ） Ｒａ ｉ ｒ−−・（１）となる。（但し、Ｒｊ
は鉛箔６中の飛程、Ｒａ１ｒは空気中の飛程、ＡＪは鉛
箔６の有効原子量、Ｒｊは鉛の密度） 続いて、ｎＪ＝９．０５． ｐ ｊ＝ｘ １．３４ ｇ
７ｃｒｉを上式（１）に代入すると次式になる。
Ｒｊ＋２．６Ｘ１０−’Ｒａ１ｒ−−（２）（２）式よ
り鉛箔６中の飛程を計算し、その結果を横軸にα粒子の
運動エネルギー、縦軸（こ鉛箔６の飛程を採った第２図
に示す。この第２図；ζよりα粒子の最大エネルギーを
９ＭｅＶとすると、鉛箔６の厚さは２５μｍあればα粒
子を確実に遮断できることになる。
り鉛箔６中の飛程を計算し、その結果を横軸にα粒子の
運動エネルギー、縦軸（こ鉛箔６の飛程を採った第２図
に示す。この第２図；ζよりα粒子の最大エネルギーを
９ＭｅＶとすると、鉛箔６の厚さは２５μｍあればα粒
子を確実に遮断できることになる。
斯くして、本発明はパッケージ５等より放出されるα粒
子が１０〜３０μｍ厚の比較的薄０ボリイミド樹脂膜４
（或いはシリコン樹脂膜）及び薄手の鉛７Ｉｉ６によ
り確実に遮断されるので、半導体装置のソフトエラーが
防止できる他、半導体チップ２のクラック現象も防止す
ることができる。更には、前記樹脂膜４の膜厚が従来に
比べて薄く成形される分だけ半導体装置のコスト低減が
できろ。
子が１０〜３０μｍ厚の比較的薄０ボリイミド樹脂膜４
（或いはシリコン樹脂膜）及び薄手の鉛７Ｉｉ６によ
り確実に遮断されるので、半導体装置のソフトエラーが
防止できる他、半導体チップ２のクラック現象も防止す
ることができる。更には、前記樹脂膜４の膜厚が従来に
比べて薄く成形される分だけ半導体装置のコスト低減が
できろ。
（発明の効果ン
以上説明した様に本発明によれば、半導体チップの表面
上に樹脂膜をコーティングし、該樹脂膜上のメモリセル
領域内に鉛箔を被着しなので、樹脂膜と鉛箔とによりα
粒子を遮断できるため、薄手の樹脂膜であっても、特に
、高集積化された半導体装置のソフトエラー率を低減で
きる。更に、半導体チップ上にコーティングされる樹Ｈ
斤膜を薄くできることによりパッケージに加わる外圧に
よる半導体チップのクラック現象が防止できる。また、
パッケージからのα粒子を確実に遮断できるので、メモ
リセル容量が小さい例えば、Ｉ ＭＤＲＡＭ若しくは４
ＭＤＲＡＭ等の大容量記憶素子にも適用できる等の特有
の効果を有する。
上に樹脂膜をコーティングし、該樹脂膜上のメモリセル
領域内に鉛箔を被着しなので、樹脂膜と鉛箔とによりα
粒子を遮断できるため、薄手の樹脂膜であっても、特に
、高集積化された半導体装置のソフトエラー率を低減で
きる。更に、半導体チップ上にコーティングされる樹Ｈ
斤膜を薄くできることによりパッケージに加わる外圧に
よる半導体チップのクラック現象が防止できる。また、
パッケージからのα粒子を確実に遮断できるので、メモ
リセル容量が小さい例えば、Ｉ ＭＤＲＡＭ若しくは４
ＭＤＲＡＭ等の大容量記憶素子にも適用できる等の特有
の効果を有する。
第１図及び第２図は本発明の一実施例を示すもので、第
１図は半導体装置の断面図、第２図はα粒子の運動エネ
ルギと鉛箔の飛程との関係を示す説明図、第３図及び第
４図は従来例を示すもので、第３図は半導体装置の断面
図、第４図は樹脂膜厚とソフトエラー改善率との関係を
示す説明図である。 ２・・半導体チップ、４・・・樹脂膜（ポリイミド樹脂
膜、シリコン樹脂Ｍ）、６・・・鉛箔。
１図は半導体装置の断面図、第２図はα粒子の運動エネ
ルギと鉛箔の飛程との関係を示す説明図、第３図及び第
４図は従来例を示すもので、第３図は半導体装置の断面
図、第４図は樹脂膜厚とソフトエラー改善率との関係を
示す説明図である。 ２・・半導体チップ、４・・・樹脂膜（ポリイミド樹脂
膜、シリコン樹脂Ｍ）、６・・・鉛箔。
Claims (4)
- （１）半導体チップの表面上に樹脂膜をコーティングし
、 該樹脂膜上のメモリセル領域内に鉛箔を被着したことを
特徴とする半導体装置。 - （２）樹脂膜は１０〜３０μｍ厚のシリコン樹脂膜であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 - （３）樹脂膜は１０〜３０μｍ厚のポリイミド樹脂膜で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （４）鉛箔は１０〜２０μｍ厚であることを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303966A JPS63157428A (ja) | 1986-12-22 | 1986-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303966A JPS63157428A (ja) | 1986-12-22 | 1986-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157428A true JPS63157428A (ja) | 1988-06-30 |
Family
ID=17927421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303966A Pending JPS63157428A (ja) | 1986-12-22 | 1986-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170141048A1 (en) * | 2015-11-18 | 2017-05-18 | Stmicroelectronics S.R.L. | Radiation-hard electronic device and method for protecting an electronic device from ionizing radiation |
-
1986
- 1986-12-22 JP JP61303966A patent/JPS63157428A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170141048A1 (en) * | 2015-11-18 | 2017-05-18 | Stmicroelectronics S.R.L. | Radiation-hard electronic device and method for protecting an electronic device from ionizing radiation |
| US10319686B2 (en) * | 2015-11-18 | 2019-06-11 | Stmicroelectronics S.R.L. | Radiation-hard electronic device and method for protecting an electronic device from ionizing radiation |
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