JPS63148340A

JPS63148340A - プログラム異常監視回路

Info

Publication number: JPS63148340A
Application number: JP61296298A
Authority: JP
Inventors: Kenji Kawato; 川戸　研二
Original assignee: Fuji Facom Corp
Current assignee: Fuji Facom Corp
Priority date: 1986-12-12
Filing date: 1986-12-12
Publication date: 1988-06-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロコンピュータにおけるプログラムの
暴走や異常ループを監視するプログラム異常監視回路に
関するものである。

（従来の技術）従来、この種の異常監視回路としては、リトリガブル単
安定マルチバイブレータやカウンタＩＣを用いたウォッ
チドッグタイマ回路が知られている。ここで、ウォッチ
ドッグタイマ回路とは、例えば一定周期で実行されるプ
ログラムにおけるある動作の間隔を測定することにより
、プログラムの暴走等を検出するものである。そして、
これをリトリガブル単安定マルチバイブレータにて構成
する場合には、マイクロコンピュータから定期的に入力
されるトリガパルスがプログラムの異常により欠落した
ことを検出し、また、カウンタＩＣにて構成する場合に
は、前記周期内におけるカウント値がプログラムによっ
てリセットされることなくオーバフローしたことを検出
して警報を発したり、マイクロコンピュータに対するリ
セット出力を得るものである。

（発明が解決しようとする問題点）しかるに、従来のウォッチドッグタイマ回路としてマル
チバイブレータを用いたものは、電源の変動に対して確
実な動作を保証することができず、またカウンタＩＣを
用いたものにあっては回路構成が概して複雑になり易い
という問題があった。

更に、ウォッチドッグタイマ回路によりプログラムの異
常を検出した場合には、リセット信号を出力してマイク
ロコンピュータの動作を通常停止させるものであるが、
用途によっては自動的に再起動させる方が望ましいケー
スがあり、従来のプログラム異常監視回路ではかかる要
請に十分応えることができなかった。

本発明は上記の問題点を解決するべく提案されたもので
、その目的とするところは、電源の変動を監視する機能
を備え、しかも簡単な構成によってプログラムの暴走等
を確実に検出すると共に、必要に応じて異常検出後の自
動的な再起動を可能／　にしたプログラム異常監視回路
を提供することにある。

（問題点を解決するための手段）上記目的を達成するため１本発明は、リトリガブル単安
定マルチバイブレータに入力されるマイクロコンピュー
タからのトリガパルスの欠落を検出してマイクロコンピ
ュータのプログラムの異常を検出するウォッチドッグタ
イマ回路を備えたプログラム異常監視回路において、ウ
ォッチドッグタイマ回路の電源電圧の変動を検出してウ
ォッチドッグタイマ回路に対するクリア信号を発生する
電源監視回路を設けたことを特徴とする。

また、本発明では、プログラムの異常を検出したウォッ
チドッグタイマ回路の反転出方が入力され、この出力に
基づいてウォッチドッグタイマ回路を再起動させるトリ
ガパルスを発生するための単安定マルチバイブレータの
如き再起動回路を設けることが望ましい。

（作用）本発明においては、電源監視回路の出方電圧が一定値以
下になるとウォッチドッグタイマ回路がクリアされ、マ
イクロコンピュータにリセットがかかる。また、プログ
ラムの監視にあたっては、マイクロコンピュータからの
一定周期のパルスが欠落したことを検出してマイクロコ
ンピュータに対するリセット出力を得、その反転出力に
より再起動回路を介してウォッチドッグタイマ回路を再
起動させるトリガパルスを出力する。

（実施例）以下、図に沿って本発明の一実施例を説明する。

まず、第１図において、１，２はそれぞれ同一の回路構
成からなるリトリガブル単安定マルチバイブレータであ
り、これら２回路分はＴＴＬ単安定マルチバイブレータ
用ＩＣ（例えばｒＬｓ１２３Ｊ）として１つのパッケー
ジに内蔵されている。そしてこの実施例では、一方の単
安定マルチをウォッチドッグタイマ回路１として、また
他方の単安定マルチを再起動回路２として用いている。

ここで、ウォッチドッグタイマ回路１としてはクリア入
力を有するリトリガブル単安定マルチであることが必要
であるが、再起動回路２は必ずしもこれに限定されず単
なる単安定マルチであればよい。

更に、３は端子（ＳＥＮＳＥ）が電源Ｖｃｃに接続され
たＩＣからなる電源監視回路であり、以下、これらの電
源監視回路３．ウォッチドッグタイマ回路１および再起
動回路２の接続構成を詳述する。

すなわち、ウォッチドッグタイマ回路１において、クリ
ア端子（ＩＣＬＲ）には電源監視回路３の出力端子（Ｔ
ＭＲ９Ｔ）が接続されており、この出力端子（ＴＭＲ９
Ｔ）からの信号がｒＬｏｗＪとなった時に正相出力端子
（ＩＱ）がｒＬｏｗＪ、反転出力端子（ＩＱ）がｒｌ（
ｉｇｈＪになってクリア動作が行なわれる。また、負ト
リガ入力端子（ＩＡ）は再起動回路２の正相出力端子（
２Ｑ）に接続され、更に、正トリガ入力端子（ＩＢ）は
ウォッチドッグタイマ（ＩＩＤＴ）入力端子としてプロ
グラムを監視するべきマイクロコンピュータ（図示せず
）の出力ポートに接続されると共に、正相出力端子（Ｉ
Ｑ）はリセット（ＲＥＳＥＴ）出力端子として同じくマ
イクロコンピュータのリセット端子に接続され、反転出
力端子（ＩＱ）は再起動回路２のクリア端子（２ＣＬＲ
）に接続されている。また、外付はコンデンサ端子（Ｉ
Ｃａｘｔ）および外付は抵抗端子（ＩＲｅｘｔ）にはコ
ンデンサＣ１と抵抗Ｒ４とがそれぞれ接続され、抵抗Ｒ
１の一端は電源Ｖｃｃに接続されている。

一方、再起動回路２の正トリガ入力端子（２Ｂ）はプル
アップ抵抗ＲＰを介して電源Ｖｃｃに接続され、また、
外付はコンデンサ端子（２Ｃｅｘｔ）および外付は抵抗
端子（２Ｒｅｘｔ）には前記同様にコンデンサＣ２およ
び抵抗Ｒ２がそれぞれ接続され、抵抗Ｒ２の一端は電源
Ｖｃｃに接続されている。

ここで、電源監視回路３の特性は第２図に示すとおりで
あり、電源電圧Ｖｃｃが立ち上がってＶ。

＝約４．５ｖ以上になってから時間Ｔを経過した後に端
子（ＴＭＲ５Ｔ）からの出力がｒＨｉｇｈＪになる。な
お、図においてｖＬは電源電圧Ｖｃｃが立ち上がった瞬
間の出力であり、その値は２ｖ以下である。

次に、このプログラム異常監視回路における電源立上時
および電源電圧変動時の監視動作を、第３図を参照しな
がら説明する。なお、以下において各信号に付された名
称は、同一名称の入力端子または出力端子の信号を意味
している。

まず、第３図に示す如く、電源電圧Ｖｃｃが時刻ｔ１に
おいて約４．５Ｖ（Ｖ、）を超えた後、時間Ｔを経過す
ることにより電源監視回路３の出力信号（ＴＭＲ５Ｔ）
すなわちウォッチドッグタイマ回路１のクリア信号（Ｉ
ＣＬＲ）がｒＨｉｇｈＪになる。この信号の立ち上がり
によりウォッチドッグタイマ回路１がトリガされて正相
出力端子（ＩＱ）からのリセット出力（ＲＥＳＥＴ）が
立ち上がり、マイクロコンピュータのリセットが解除さ
れてその動作を開始する。

いま０、電源電圧Ｖｃｃが変動し１時刻ｔ２において約
４．５ｖ以下になると出力信号（ＴＭＲ３Ｔ）がｒＬ。

Ｖ」となり、これによってウォッチドッグタイマ回路１
にはクリア信号が入力される。すなわち、リセット出力
（ＲＥＳＥＴ）が強制的にｒＬｏｗＪになるため、マイ
クロコンピュータにリセットがかかる。

この時、ウォッチドッグタイマ回路１の反転出力（ＩＱ
）すなわち再起動回路２のクリア入力（２ＣＬＲ）が立
ち上がって正相出力端子（２Ｑ）から時間Ｔ２の幅の遅
延パルスが出力され、かかる遅延パルスがウォッチドッ
グタイマ回路１の負トリガ入力端子（ＩＡ）に入力され
る。この際、遅延パルスの幅Ｔ２が電源監視回路３の立
上り時間Ｔよりも長くなると、マイクロコンピュータか
らウォッチドッグタイマ回路１に加えられる正トリガパ
ルス（１Ｂ）がプログラムの暴走等により欠落した時に
、リセット出力（ＲＥＳＥＴ）がｒｌ（ｉｇｈＪのまま
になってリセットがかからない場合を生じるおそれがあ
るため、Ｔ２はコンデンサＣ２および抵抗Ｒ２を調節し
てＴよりも十分に小さく設定する必要がある。

次いで、ウォッチドッグタイマ回路１木来のプログラム
監視動作を、第４図に基づいて説明する６第４図におい
て、Ｔ１はコンデンサ端子および抵抗Ｒ１により決まる
ウォッチドッグタイマ回路１としての単安定マルチの出
力パルス幅、Ｔｘはマイクロコンピュータが一定周期で
書き込む正トリガパルス（ＩＢ）のパルス間隔、Ｔ２は
前述したように再起動回路２による遅延パルスの幅をそ
れぞれ示す。

いま、電源電圧Ｖｃｃの変動はないものとして。

Ｔ　ｘ　＜　Ｔ　１であればウォッチドッグタイマ回路
１の再トリガ機能によりリセット出力（ＲＥＳＥＴ）は
常にｒＨｉｇｈＪのままである。しかるに、プログラム
の暴走等によりマイクロコンピュータからの正トリガパ
ルス（ＩＢ）が図の破線で示す如く欠落すると、リセッ
ト出力（ＲＥＳＥＴ）は最後の正トリガパルス（ＩＢ）
が入ってから時間Ｔ２後にｒＬｏｗＪとなり、マイクロ
コンピュータをリセットする。

この際、反転出力（ＩＱ）により再起動回路２に起動が
かかって正相出力（２Ｑ）、すなわちウォッチドッグタ
イマ回路１の負トリガ入力（ＩＡ）がｒＨｉｇｈＪにな
る。そして、時間Ｔ２を経過した後にこの遅延パルスは
立下がり、リセット出力（ＲＥＳＥＴ）をｒＨｉｇｈＪ
に反転させてマイクロコンピュータを自動的に再起動さ
せるものである。ここで、遅延パルスの幅Ｔ２は、マイ
クロコンピュータがリセットするのに十分な時間に設定
する必要がある。

なお、この実施例ではリセット時のマイクロコンピュー
タの出力がｒＨｉｇｈＪになる場合に限られるが、リセ
ット出力（ＲＥＳＥＴ）を割込み等に用い、出力時のウ
ォッチドッグタイマ（ＶＤＴ）入力の状態が不定の場合
には、第５図に示すように、ウォッチドッグタイマ回路
１′の（ＶＤＴ）入力と反転出力（ＩＱ）とを二人力と
するオア回路ＯＲの出力を正トリガ端子（ＩＢ）に加え
ることで対応することができる。

（発明の効果）以上詳述したように本発明によれば、極めて簡単な回路
構成によりウォッチドッグタイマ回路の出力信号のみに
よってプログラムの異常監視、電源監視、通電状態での
マイクロコンピュータのリセット等の諸機能を実現する
ことができる。

また、必要に応じて、単安定マルチ等からなる再起動回
路を設けることにより、ウォッチドッグタイマ回路ひい
てはマイクロコンピュータの自動的な再起動を簡単に行
なうことができる等の効果を有する。

【図面の簡単な説明】第１図ないし第４図は本発明の一実施例を示すもので、
第１図は回路構成図、第２図は電源監視回路の特性図、
第３図は電源立上時および電源電圧変動時の動作を示す
タイミングチャート、第４図はプログラムの異常時の動
作を示すタイミングチャート、第５図は本発明の他の実
施例を示す回路構成図である。１・・・ウォッチドッグタイマ回路２・・・再起動回路３・・・電源監視回路第５図第３図 ■２第４図Ｑ　ＩＡ

Claims

【特許請求の範囲】

（１）リトリガブル単安定マルチバイブレータに入力さ
れるマイクロコンピュータからのトリガパルスの欠落を
検出して前記マイクロコンピュータのプログラムの異常
を検出するウォッチドッグタイマ回路を備えたプログラ
ム異常監視回路において、前記ウォッチドッグタイマ回
路の電源電圧の変動を検出して前記ウォッチドッグタイ
マ回路に対するクリア信号を発生する電源監視回路を設
けたことを特徴とするプログラム異常監視回路。
（２）プログラムの異常を検出したウォッチドッグタイ
マ回路の出力信号が入力され、この出力信号に基づいて
前記ウォッチドッグタイマ回路を再起動させるトリガパ
ルスを発生する再起動回路を備えてなる特許請求の範囲
第１項記載のプログラム異常監視回路。