JPS63142742A - 遂次ビツト・ストリーム内の予定のビツト・パターンを検出するための方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ６発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、広義にはデータ通信に関し、より詳しくは、
入来逐次ビット・ストリーム内の特定ビット・パターン
の検出を改善するための方法及び装置に関するものであ
る。

Ｂ、従来技術 あるデータ通信システムにおいては、受信機側で、モデ
ム内でのテスト・コマンドの設定、同期化マークの定義
、プログラムの開始などの動作が、入来ビット・ストリ
ーム内に含まれる、「固有ワード」とも呼ばれる予定の
ビット・パターンの検出によって制御される。しかし、
そのようなパターンの検出には次のような２つの主要な
困難が伴う。

すなわち、検出すべきビット・パターンはデータ・スト
リーム中に埋込まれているので、データから容易に識別
し分離するためにはそのパターンはきわめて特異なもの
でなくてはならない。

また、ビット・パターン検出処理は、常時実行されるの
で、必要とする計算時間と電力とが可能な限り小さくな
くてはならない。さらに理解されるように、このことは
、例えば、各フレームの開始点をマークするために、固
有ワードのビットが時分割多重化信号の異なるフレーム
に各々埋め込まれているときに一層重要となる。

検出すべき固有ワードが、レートＦＯで到来するビット
・ストリーム中に埋込まれているｎ個の連続ビットの組
であるとき、単純な解決策が逢着する主要な問題は、少
くともｎ個の連続的なビットを常時モニタし、はぼリア
ルタイムで、受取られた最後のｎビットが検出すべき固
有ワードに等しいかどうかを判断するためにきわめて高
速で処理するという点にある。

ｎビットの固有ワードが入来ビット・パターン内に分布
しているとき（例えば、時分割多重化信号においてスト
リーム内に規則的に分布しているとき）、主要な問題は
、固有ワードが連続的に伝送全体で反復されている場合
に、ｎビットの固有ワードの分布の検出、または相当な
ビット数の固有ワードの検出を可能ならしめるために、
十分な入来ビットを記憶中に保持することである。例え
ば、従来技術で知られている技術によれば、固有ワード
が１２ビツト長であり１２フレームに亘って拡がってお
り、時分割多重化（ＴＤＭ）信号のフレームがそれぞれ
１９３ビツト（すなわち１９２のデータ・ビットと固有
ワードの１ビツト）を含むなら、固有検索処理における
固有ワードの検索には少くとも１９３Ｘ１２＝２３１６
ビツトという莫大なシフト・レジスタと、１２個の等間
隔配置されたビットを検出するためのデコード手段を要
し、ＴＤＭ信号クロック・レートで相関技術を移動する
ことによって、それらを既知の１２ビツト固有ワードと
比較することが行なわれることになろう。

しかし、そのような問題は実際に重要であって、例えば
、時分割多重化アクセス（ＴＤＭＡ）衛星通信システム
のような通信リンクを介するＴＤＭ同期化通信の同期化
の間に遭遇する。さらに理解されるように、ＴＤＭＡ信
号は、受信ステーションが、処理の前に受信クロックを
メツセージのトラフィック部分と同期化することを可能
ならしめるために、リンクを介して伝送される多重化メ
ツセージの開始点に位置付けられ、あるいはメツセージ
のフレームに埋込まれる同期化ビット列の追加を必要と
する。このように、ＴＤＭＡ通信においては、同期化パ
ターンの受信におけるいかなるエラーも、受信ステーシ
ョンがメツセージの開始を活動的に識別することの妨げ
となる。尚、固有ワードの検出の問題、及びこれから述
べる解決策は、伝送ノードから受信ノードへ伝送される
ビット・ストリームに関連するのみならず、逐次ビット
・ストリームが通過する回路のいかなる点にも適用され
得るものであることが容易に理解されよう。

結局、従来技術において、データ・ビット・ストリーム
に分散された同期化パターンのような予定のパターンを
効率的に回復することに指向された多くの試みがなされ
ているけれども、それらの試みは一般的には、相当な量
の冗長性を含む長いパターンを検出し、相当なデコード
期間を要するものであって、通信リンクの効率を低下さ
せてしまうものであった。

Ｃ０発明が解決しようとする問題点 この発明の目的は、概要的には、逐次ビット・ストリー
ムに、隣接または分散形式で埋込まれた予定のビット・
パターンを従来技術の方法よりも高速で識別するための
方法及びシステムを提供することにある。

この発明の別の目的は、検出すべきパターンが逐次ビッ
ト・ストリームに亘って分散されているような、ＴＤＭ
Ａ信号という特殊な場合に所与のビット・パターンを迅
速に認識することを可能ならしめる手段を提供すること
にある。

Ｄ１問題点を解決するための手段 それゆえ、本発明は、逐次ビット・ストリーム内に含ま
れた予定のｎビット・パターンを検出するための方法及
び装置に係るものであって、そのｎビットは、ｎ′の連
続するビット（１＜ｎ′＜ｎ）のｍ個の有効サブセット
（１＜　ｍ　＜　ｎ　）を含むように選択された固有ワ
ードをあられす予定のシーケンスに従って隣接されまた
はビット・ストリームに亘って分散されている。そのよ
うな各々のサブセットは、固有ワード内のその位置によ
り固有の方法で判断された場合に有効であると言明され
、以て、引用されたｎ′　ビットに続く固有ワードの残
りの（ｎ−ｎ’）ビットを判断することを可能ならしめ
る。

本発明に従う方法は次のような段階を有する。

すなわち、 （ａ）受信ノードにおいて、逐次受信ビット・ストリー
ムのｎ′　ビットのサブセットを検出し、（ｂ）　ｍ個
の有効サブセット内で特定のサブセットを検出したとい
う事象を識別するために検出された各ｎ′ビットのサブ
セットをｍ個の有効なサブセットのすべてと比較し、 （ｃ）上記受信されたビット内で固有ワードの各可能ビ
ットの各々を決定し、それらの各可能ビットの各々を、
既に検出されたｎ′ビットの特定サブセットに続く（ｎ
−ｎ″）ビットの各々と比較することによって、固有ワ
ード全体が受信されたがどうかを検証し。

（ｄ）上記比較段階の間に、比較されるビットの間で生
じた連続的な一致の数をカウントし、予定の一致の数に
達した時に上記固有ワードが有効に検出されたと判断す
る段階である。従って、適当な信号が立ち上げられ、こ
れは一方、受信ノード回路内である動作をスタートし、
または適切な状況を設定し得る。

上述の方法を実行するための装置は、受信ノード内に配
置され、データ・ビット及び、固有ワードに含まれるビ
ットを有する逐次ビット・ストリームを受は取る。

この発明によれば、この装置は、次のものを含む。

（ａ）検出されたｎ′　ビットのサブセットが、有効な
サブセットであるとしてデコードされたときに「有効サ
ブセット」信号を発生する第１のデコード手段に接続さ
れた。ビット・ストリームのｎ′ビットを検出するため
の第１の検出手段。

（ｂ）固有ワードの（ｎ−ｎ’）の連続的なビットから
なるｍ個の異なるサブセットを含む記憶手段。

より詳しくは、（ｎ−ｎ’）ビットのサブセットの各々
は、固有ワード、マイナス特定のｎ′ビットの有効サブ
セットに等しい。この記憶手段は。

第１の検出手段（ｎ＋　ビット）の出力によってアドレ
スされ、その出力に、記憶手段の入力に加えられたアド
レスに対応する（ｎ−ｎ’）ビットの特定のサブセット
を出力する。しかし、（ｎ−ｎ’）ビットのサブセット
の出力は、記憶手段が、第１のデコード手段によって伝
送された「有効サブセット」コマンドを受信したときの
み可能である。

（ｃ）受信された逐次ビット・ストリーム中で、上記固
有ワードの次の可能ビットを検出するための第２の検出
手段。

（ｄ）上記第２の検出手段によって供給されつつある上
記固有ワードの上記可能ビットと、上記記憶手段によっ
て与えられた上記特定の（ｎ−ｎ’）ビットのサブセッ
トに含まれる連続ビットの比較を実行する比較手段。こ
の比較手段はその出力に。

゛５等パルス″信を発生する。これは例えば、２つの比
較されたビットの間に一致が生じる毎に「１」となり、
不一致が生じる毎にｒＯＪどなる。

（ｅ）上記比較手段の出力に接続され、上記一致の回数
をカウントするための第１のカウント手段。

（ｆ）上記カウント手段に接続され、上記第１のカウン
ト手段が到達した予定の数のデコードを実行するための
第２のデコード手段。

従って、第２のデコード手段は、固有のワードが検出さ
れたことを示すためにその出力線を立ち上げる。

Ｅ、実施例 本発明の好適な実施例を詳細に説明する前に、ここで利
用される演算動作の基本的な理論について説明しておく
。

第１図において、逐次ビット・ストリーム１４が示され
ており、このストリーム１４は、伝送ノード１０から受
信ノード１２に伝送される。この逐次ビットは、ｎビッ
トからなる固有ワード１６を含んでいる。

固有ワードのビットは先ず、図示されているように、隣
接していると仮定する。しかし、それらのビットがビッ
ト・ストリームに亘って規則的に分散されていてもよく
、あるいは固有ワードの２つの連続ビットがＸデータ・
ビットによって隔てられていてもよく、このように考え
ても、本発明の一般性が損われることはない。

固有ワード１６はランダムなものでなく、ｍ個の異なる
サブセット（部分集合）１８を含むように選ばれており
、その各々のサブセットは固有ワードの連続するｎ′ビ
ットを含んでいる。ここで１　＜　ｍ　＜　ｎ且っ１（
ｎ’（ｎである。そのような固有ワード１６はデータ通
信の分野でよく知られており、上記固有ワード１６の所
与の長さに対して、ｎ′ビットからなる異なるｍ個のサ
ブセットの各々が固有ワード中で厳密に一回だけあられ
れるようにｎ′の数を見出すことができることが確立さ
れており、各サブセットは、固有ワード内の位置によっ
て固有的な様式で定義される。以下の記載では、上記で
定義したｎ′ビットのサブセットを「有効サブセット１
８」と呼ぶ。ｎ′ビットの所与のサブセット１８に対し
て、固有ワードの残りの（ｎ−ｎ’）ビットもまた一意
的に定義される。より正確に述べると、（ｎ−ｎ’）連
続ビットの各サブセットは、固有ワード、マイナスｎ′
ビットの対応する特定有効サブセットに等しい。

逐次ビット・ストリーム１４が受信ノード１２で受信さ
れるとき、固有ワードの検索が始まるが、ストリームの
どの部分が検査されつつあるのがが即時に表示される訳
ではない。

ここで述べる方法の目的は、固有ビットの上述のｎ′ビ
ットのサブセットを、逐次ビット・ストリーム１４中に
おける固有ワード認識の高速化に利用することにある。

本発明によれば、ビット・ストリーム中で固有ビットの
ｎ′の連続ビットの有効サブセットを探索することによ
って、固有ワードのどの部分で探索が開始されたのかを
識別することができ、その知識から、後に続くべき（ｎ
−ｎ′）ビットを予測しそれらを、実際に検出された（
ｎ−ｎ’）ビットと比較する。もしそれらが一致するな
ら、ｎビットが検出されたと結論することができ、（な
ぜならｎ’　＋　（ｎ−ｎ’　）＝ｎだから）、そのこ
とは固有ワードが検出されたことを意味する。

エラーのない環境においては、固有ワードのすべてのｎ
ビットが認識される前に不一致が存在すると、そのこと
により直ちに、固有ワードがまだ受信されていないと結
論付けることができ、すぐに新しい検索ステップを開始
することができ、その間、現在の検索ステップは停止さ
れる。こうして、多くの時間を節約することができ、す
なわち、検索ステップにおいて不一致が早くあられれる
ほど、所与のステップで節約される処理時間の量もそれ
だけ大きいということになる。それゆえ、所与の期間に
きわめて多数の検索を開始することができ、逐次ビット
・ストリーム内で固有ワードを検出するためのこの方法
の性能はそれに従って改善され、そのことはエラーを被
りやすい環境においても同様の改善をもたらす。

第２図において、上記方法を実施するための構成のブロ
ック図が示されている。尚、これは概要図であって、よ
り詳しい実施例は後述する。

上述の方法によれば、「有効サブセット」を見出すため
には、逐次ビット・ストリーム１４のｎ′ビットのサブ
セットを検出することが必要である。

このことは、受信ノード（図示しない）内に配置された
第１の検出手段２２によって達成される。

尚、受信ノードには、受信クロック信号によって決定さ
れるレートで逐次ビット・ストリームが入来し、このと
き、この分野で周知のように、受信クロックは受信信号
から前もって導出されていると仮定する。−たんｎ′ビ
ットのセットが検出されると、これらのｎ′ビットのセ
ットを、認識すべき固有ワード中に含まれているｍ個の
有効サブセットのすべてと比較することが必要である。

これには、それらｍ個の有効サブセットが記憶されてい
ることが必要であり、これにより、固有ワードの検索処
理の間に１ｍ個の有効サブセットを検出されたｎ′ビッ
トのサブセットの各々に比較することができる。それゆ
え、適当な記憶手段２４が設けられている。この記憶手
段２４は好適には第１の検出手段２２の出力２６によっ
てアドレスされ、その出力２６において、現在検出され
たサブセットのｎ′ビットが利用可能となっている。

第１のデコード手段２８が設けられ、これは第１の検出
手段２２の出力に接続されている。デコード手段２８は
、簡単な組合せ論理回路で構成し得るものであってｎ′
ビットから成るｍ個の有効サブセットをデコードして、
有効サブセットがデコードされたときに出力３０に、「
有効サブセット」信号を発生する。有効サブセット信号
は記憶手段２４に加えられ、そこで読取りコマンドとし
て作用し、以て、アドレスとして記憶手段に加えられた
ｎ′ビットのサブセットに対して相補的である。固有ワ
ードの（ｎ−ｎ’）ビットのサブセットの、記憶手段か
らの読取りを可能ならしめる。

従って、検出（または非検出）が依然としてチェックさ
れるべきである固有ワードの（ｎ−ｎ’）ビットが、記
憶手段２４からレジスタ３２に転送される。このレジス
タ３２の出力３４は第１の比較手段２６に接続され、そ
こでレジスタ３２の内容がビット毎に固有ワードの連続
的な可能なビットに比較される。

固有ワードのこれらの可能なビットの決定は、逐次ビッ
ト・ストリーム１４から上記可能なビットを検出する第
２の比較手段３８によってなされる。

固有ワードのビットが逐次ビット・ストリームにおいて
隣接している場合、第１の検出手段２２によって検出さ
れる、最後のビットｂｎ’　に続く各ビットｂ　　（ｎ
’　＋１）〜ｂｎが固有ワードの別の可能なビットであ
るかもしれない。それゆえ。

この場合、好都合にも第２の検出手段３８が、線４０上
で、受信クロック・レートで検出されたコマンドを受取
る単一のラッチを有する。尚、その受信クロック・レー
トは、受信ノードの信号受信回路４４に接続されたタイ
ム・ベース４２から直接得られる。

固有ワードのビットが逐次ビット・ストリームに亘って
規則的に分散されている場合（例えばＴＤＭ信号の場合
）、固有ワードの２つの連続するビットがＸ個のデータ
・ビットにより分離されている。それゆえ、固有ワード
のｎ′個のビットｂ１、ｂ２・・・ｂｎ’が−たん第１
の検出手段２２によって検出されると、固有ワードの次
の可能なビットｂ　（ｎ’　＋１）　、−ｂｎは、ｒス
トリームのＸ＋１ビツト毎」のレートで到来する。その
結果、それらの検出は、この時間で第２のカウント手段
４６から得られた検出コマンドを受は取る第２の検出手
段３８と、線４０上に、Ｘ＋１番目のクロック・パルス
毎に検出コマンドを伝送する第３のデコード手段４８と
によって容易に実行することができる。

尚、検出、デコード、記憶及び比較の各手段は、後述す
る本発明の最善の態様実施例に関連してより詳しく説明
される。その実施例では、逐次ビット・ストリームが、
固有ワードがビット・ストリームに亘って規則的に分散
された１２ビツトからなるＴＤＭ信号である。前述のど
ちらの場合においても、第２の検出手段３８の出力５０
は、固有ワードの連続的に検出された（ｎ−ｎ’）個の
可能なビットを第１の比較手段３６に伝送する。そして
そこで、上記可能なビットの各々は、前述したようにレ
ジスタ３２を介して記憶手段２４によって伝送された固
有ワードの（ｎ−ｎ’）ビットからなる特定のサブセッ
トのビット内の対応するビットに比較される。従って、
第１の比較手段３６は、出力線５２上に「等パルス」信
号を発生する。例えば、第１の比較手段３６が線３４及
び線５０上のビット入力間で一致を検出すると、線５２
上に「１」が出力され、不一致の場合、「非等パルス」
に等価である「０」が出力される。出力ｍ５２は、一致
の回数をカウントし、それ自体が第２のデコード手段５
６に接続されている第１のカウント手段５４に接続され
ている。

そして、連続的な一致の予定の回数Ａに到達すると、固
有ワードが完全に検出された、ということが決定されな
くてはならない。従って、第２のデコード手段５６は、
Ａをデコードするように構成され、それのデコードによ
り、固有ワードが検出されたことを表示するために、そ
の出力ｌＸ５８に出力信号を発生する。

尚、もし固有ワードがある有限の数のｎ個の隣接ビット
を含むなら、前に定義したように、Ａは好都合にもｎ−
ｎ’　に等しくすることができることに注意されたい。

ＴＤＭ信号の場合、固有ワードは、ｎビットからなる同
一のシーケンスの連続的な包み（Ｗｒａｐｐｉｎｇ）で
あることができ、従ってＡは高いレベルの信頼度（１０
−’のエラー率）で、ｎ′個の最初に検出されたビット
の後にＡビットが正しく検出されたときに固有ワードが
検出されたと結論づけることを可能ならしめるのに十分
に大きい任意の数となろう。

上述の方法及び装置は、検出すべき固有ワードを含み、
その固有ワードがＴＤＭ信号の逐次ビット・ストリーム
に亘って規則的に分散されたｎビットを含むようなＴＤ
Ｍ信号の場合に適用すると有利である。

そこでこの方法及び装置を、次に、データ通信の分野で
頻繁に使用される特定のＴＤＭ信号、すなわちＴ１信号
に関連して説明する。理解されるように、この固有ワー
ド検出方法は、Ｔ□倍信号適用されると、その信号のフ
レームの同期化を可能ならしめることになる。

さて、以下の記載の目的は、第１はＴ１信号に関連する
特定の問題を記述することであり、第２は現在する解決
策について手短かに言及しておくことであり、第３は、
前述の固有ワード検出の概念的な方法及び装置から導出
される新規な実施例を確立することである。

Ｄ２／Ｄ３　（またはそれと等価な）チャネル・バンク
は、Ｔ□チャネルを介して、１．５４４ＭｂｐＳレート
で通信する。第３図に示すように、そのような伝送手段
のフレームは、１２５マイクロ秒の２４のタイムスロッ
トに区分けされる１９３ビツトからなる。各タイムスロ
ットは、ＰＣＭワードにエンコードされ、単一音声チャ
ネルに対応する８ビツトを含む。こうして、８Ｘ２４＝
１９２ビツトがディジタル音声を搬送し、１９３番目の
ビットが同期化ビットまたはＳビットである。Ｄ２／Ｄ
３チャネル標準化フォーマットによれば、継起するＳビ
ットは２つの重ねられたパターンに従う。すなわち、ど
の２つのフレームにおいても。

ＳビットはＯと１の間で交番し、以て、１０１０１０１
０１０・・・・・・に等価な第１のパターンを形成する
。そしてそれに対応するフレームは同期化フレームと呼
ばれる。さらに、上述のフレームの間に重ねられるフレ
ームのＳビットは、Ｔ工信号に特定である第２のパター
ン、すなわち、Ｔ１信号に亘って規則的に分散されたｎ
＝１２ビツトからなり同期化の目的に使用される固有ワ
ード１０００１１０１１１００に従う。それゆえ、この
特定の固有ワードを以下同期化パターンと呼ぼう。

さらに、Ｄ２／Ｄ３チャネル・フォーマットによれば、
連続的なフレームは、６フレームからなるフレーム・グ
ループと、１９３ビツトの１２の基本フレームからなる
超フレームにグループ分けされている（第４図）。その
結果、２４フレームのＴＤＭＡバーストは、同期化パタ
ーン１０ｏ０１１０１１１００に重ねられた同期化ビッ
トの第１のパターン、１０１０１０１０１０１０を含む
。

尚、図において、便宜上同期化ビットがフレームの開始
位置にあるように示されているが、同期化ビットがすべ
て、Ｘ＝１９２データ・ビットだけ離隔されているなら
ば、同期化ビットは他の位置を占めることができる。

フレームの同期化が確立される前は、受信されたビット
・パターンは、ランダム・ビット・パターンのように見
える。特に、以下の説明では、同期化の取得を促すため
にＴ１信号とともにいかなる特定のビット・シーケンス
も送られないと仮定する。

それゆえ、フレーム同期化を確立することの目的は、同
期化ビット・パターンを固定し、そこからスロット識別
子、そして結局はＴ１信号に対応するＴＤＭＡバースト
の各ビットの位置及び意味を認識することである。Ｔ□
信号同期化という特定の問題に対する現存する解決策と
して、ＢＥＬＬ　　　ＳＹＳＴＥＭ　　　ＴＥＣＨＮＩ
ＣＡＬ　　　ＪＯＵＲＮＡＬ、１９７２年１０月、１７
０４〜１７０８ページに記載されているものがある。こ
の解決策は、同期化フレーム中のＳビットの交番特性を
利用する。尚、その特性は前述したものである。

初期的には、Ｔ工信号の８ビツトが入力シフトレジスタ
エに供給され、２フレーム後（２Ｘ１９３ビツト後）で
は、８個の新しいビットが入来しつつある。これら８個
の新しいビットは、最後の８ビツトに比較される。そし
してもしそれらが有効な交番性を示すなら、「１」に等
しいビットが同期化レジスタＳにロードされ、そうでな
いならｒＯＪがロードされる。■とＳのシフトレジスタ
は、１に等しいビットが最初の位置にあられれるまでシ
フトされる６もしシフトレジスタＳの位置１のビットが
２０フレーム（１０Ｘ　２フレーム）に亘って「１」の
ままならば、同期化が達成されている。この手法により
、同期化は平均４３ミリ秒、標準偏差４ミリ秒で達成さ
れると言われている。もっと大きいシフトレジスタ（１
６ビツト）を用いると、平均同期化時間は２６ミリ秒の
オーダーとなろう。これらのデータは、チャネル上の。

１０−６に等しいと仮定される低エラー率の場合に与え
られたものである。

本発明の同期化パターン検出方法によれば、上述の同期
化フレームは使用されず、その代わりに。

フレームの間に重ねられ、めいめいが予定の同期化パタ
ーン１０００１１０１１１００の１ビツトを含むような
フレームのみが使用される。

それゆえ、ここでは、その同期化パターンの１ビツトを
含むフレームのみがＴ工受信回路１００（第５図）によ
って伝送され、他のフレームはその回路によって棄却さ
れる。従って、Ｔ工受信回路１００によって渡されるラ
ンダム逐次ビット・ストリーム１０２中には同期化パタ
ーンの１２ビツトが含まれ、そのストリーム内には、同
期化パターンの２つの連続するビットがＸ＝１９２デー
タ・ビットだけ離隔されている。そこで焦点は今や、上
述の固有ワード検出方法によってランダム逐次ビット・
ストリーム内で既知の同期化パターンを見出すことにあ
る。

この方法をＴ□倍信号いう特定の場合に適用するには、
逐次ビット・ストリーム１０２から、（Ｘ＝１９２デー
タ・ビットだけ離隔した）ｎ′＝４ビットのサブセット
を抽出する。その４ビツトのサブセットは、同期化パタ
ーン１０００１１０１１１００の４ビツトのサブセット
に一致し、同期化パターン全体の受信を検証するための
比較ステップの開始を可能ならしめる出発点として使用
されることになる。

こうして、同期化パターンの４ビツトの有効なサブセッ
トを検出すると、同期化パターンのそれに続く８ビツト
が予測され、逐次ビット・ストリーム１０２から実際に
デコードされた８ビツトと連続的に比較される。

もし一致が生じると、同一の動作が予定の回数繰り返さ
れ、各−数毎に、同期化カウンタがインクリメントされ
る。

同期化は、同期化カウンタが、好適には１２に等しいが
伝送のエラー率に依存する予定の一致回数をカウントし
たときにのみ達成したと称される。

同期化カウンタは、４ビツトの有効サブセットの検出時
に４にプリセットすることができるので、８回の連続的
な一致の場合、８の増分がなされ。

そして８という値（ｎ−ｎ’　＝１２−４＝８）をデコ
ードすることができる。

もし同期化カウンタがその正しい値に達する前に不一致
が生じると、カウンタはリセットされ、４ビツトの別の
グループが信号から抽出されて同期化が達成されるまで
可能な同期化ルート値に比較される。このように、同期
化パターンを検索するために使用されるアルゴリズムは
、（１２ビツトを有する）同期化パターン全体を一度に
認識することを、上記パターンの連続的な４ビツトから
なる有効サブセットを認識し、それに続いてパターン全
体内での該サブセットの位置を決定することに置き換え
るものである。

それゆえ、同期化パターンの４つの連続するビットから
なる有効サブセットが−たん識別されると、検出された
それに続く可能な同期化ビットが。

上述の有効サブセットの後の同期化パターンに適合する
ことを検証しさえすればよい。例えばもし。

検出された５番目のビットが同期化パターンの対応する
ビットに一致しないなら、また同期化パターンに到達し
ていないという情報が、パターン全体と相関すべき１２
個のセットを入手するまで連続する可能な同期化ビット
の検出を継続することなく即時に知られる。

上述の汎用固有ワード検出方法に従うと、不一致の早目
の検出は、同期化状況がまだ到達されていないことを意
味し、検索アルゴリズムを早目に再スタートさせること
を可能ならしめるので、それにより全体の同期化検索時
間が短縮される。

本発明の検索方法をよりよく理解するために、４ビツト
長の同期化ルート値を選ぶことの理由をこれから説明す
る。明らかに、１０００１１０１１１００という同期化
パターンにおいては、予測段階に基づきサブセットの後
に続くべきパターンのビットの一意的な検出を可能なら
しめるような１．２または３個の連続するビットのサブ
セットは存在しない。例えば、もし最初の同期化ビット
が１であると仮定すると、同期化パターンの６個のビッ
トのうちどれが検出されたのかを決定することは不可能
である。このことは、２または３ビツトのサブセットの
場合にもあてはまる。しかし、同ＪＩｌｌｊ化パターン
の４個（またはそれ以上の）連続ビットの任意のサブセ
ットに、そのパターン内で一度しか出会わないというこ
とは容易に見てとれる。それゆえ、そのような４ビツト
のサブセットの検出は、サブセットの検出が行なわれつ
つあるとき、同期化パターン中の検索アルゴリズムの一
意的な検出を可能とする。また、４ビツトからなる１６
個の可能な組み合わせのうちで、標辛的な同期化パター
ンでは、０１０１．１０１０．００ｏＯ及び１１１１と
いう４つの組み合わせには決して出会わないことも見て
とれる。これら４つの組み合わせは同期化検索アルゴリ
ズムにとって無効なものであり、後述するように棄却さ
れなくてはならない。残りの１２個の組み合わせは、第
６図に示すように、それぞれ、同期化パターン中で一度
だけあられれ得る。第６図においては、４ビツトからな
る各有効サブセットは、そのサブセットに続く同期化パ
ターンの残りの８ビツトに対応する。

それゆえ、これらの組み合わせの各々は、同期化パター
ンの以下に続く８ビツトを予測するのに有効である。例
えば、検出された最初の４つのビットがＳｔ　　３２　
　Ｓ３　５４＝１０１１であるなら、第６図中の矢印で
示すように、同期化状況が達成されたときそれに続く検
出される可能な同期化ビットがＳ５　　Ｓ６　　Ｓ７　
　Ｓ８　　Ｓ９　　Ｓ１０　　Ｓｌｌ　　５１２＝１０
０１０００１でなくてはならないと推論することができ
る。また、検出された可能な同期化ビットが、同期化パ
ターンの残りの８ビツト内の対応するビットに一致しな
いなら、そのことは、まだ同期化パターンに到達してい
ないことを意味する。その結果、同期化検索アルゴリズ
ムが再スタートされ、そのアルゴリズムが、４個の可能
な同期化ビットＳ’ｌＳ’２Ｓ’３Ｓ’４からなる次の
検出されたサブセットに適用される。尚、Ｓ′は、フレ
ーム（第５図）中の対応するＳビットを左に１だけシフ
トさせることによって得られたものである。そのアルゴ
リズムは、同期化に到達するまで再スタートされる。

また当然ながら、それと同一の結果が４ビツトよりも大
きいサブセットを用いても得られることが明らかである
。しかし、４ビツトのサブセットは、上述の同期化パタ
ーン検出方法および特定の同期化パターンに適合する最
小の可能な有効サブセットであり、また、最高速の同期
化回復を可能ならしめるものでもある。このため、以下
の説明では、ｎ＝１２．ｎ’　＝４及びｍ＝１２と仮定
する。

尚、有効サブセットの長さは本質的に超フレームに含ま
れているフレームの数と、フレーム毎の同期化ビットの
数に依存するので、上述の同期化回復方法はＴＤＭＡ信
号の他のフレーム構成に容易に一般化し適用できること
に注意されたい。

さて次に、上述の同期化回復方法を実施する好適な回路
を、第７図及び第８図を参照して説明する。

この回路構成は、可能な複数の回路構成の一つにすぎな
いことは明らかであるが、これは簡単であって、同期化
パターンの高速の検出をもたらすものである。

第７図において、めいめいが同期化パターンの１つの同
期化ビットを含むＴ工信号のフレームが、線１１０上で
第１及び第２の検出手段１２２，１３８によって受信さ
れる。受信された逐次ビット・ストリームは、この場合
１．５４４メガビット／秒のレートで受信されたクロッ
クによって調時される。第１のデコード手段１２２は直
列シフト・レジスタ１６４．１６６．１６８．１７０．
１７２．１７４，１７６を有する。このシフト・レジス
タの目的は、Ｔ１クロック・レートでシフトされ、１９
２ビツトまたは１フレ一ム全体によって互いに離隔され
た５ビツトのサブセットを同時に監視するに十分な数の
データ・ビットを収容することにある。

このように、それらのレジスタは全体で４フレ一ム分の
遅延されたデータを含み、それから、各々が異なるフレ
ームに属し、個々のフレームで同一の位置を有するよう
な４つのビットｂ２１、ｂ３１、ｂ４１及びｂ５１が選
択され、線１８０゜１８２．１８４及び１８６上で第１
のデコード手段１２８に伝送される。第１のデコード手
段１２８には、レジスタ１６４，１６８，１７２，１７
６の第１のセルが接続されている。

後で説明するように、＠ｌのデコ一手段１２８に伝送さ
れるビットｂ２１．ｂ３１．ｂ４１及びｂ５１が可能な
有効サブセットをあられし、その可能な有効サブセット
は、第１のデコード手段によって実際に有効なサブセッ
トであると検出されたときに、同期化検証アルゴリズム
をスタートさせることになる。このアルゴリズムは、同
期化パターンの次の可能な同期化ビットを、第２の検出
手段１３８によって検出されたｂｌｌビットと比較する
ことになる。第２の検出手段１３８は。

別のシフト・レジスタ１６０．１６２を有し、それらは
第１の検出手段１２２の第１のレジスタ１６４の先方に
直列に接続されている。上述のレジスタ１６０，１６４
．１６８．１７２及び１７６は、５個のディスクリート
技術８ビツト・シフト・レジスタ（以下、それらをＳＲ
Ｉ、ＳＲ２、ＳＲ３、ＳＲ４及びＳＲ５と呼ぶ）であり
、４個の集積技術シフト・レジスタ１６２，１６６．１
７０゜１７４は、１８５ビツト長であって、以下ＦＲＩ
、ＦＲ２、ＦＲ３及びＦＲ４と呼ぶ。

第７＠に示すように、上述のすべてのレジスタは直列に
接続され、２つの８ビツト・シフト・レジスタＳＲｊ、
ＳＲｊ＋１の間に長いシフト・レジスタＦＲｉがめいめ
い接続されている。長いシフト・レジスタの目的は、受
信されたＴ１データ・ビットのほぼ１フレームを保持す
ることを可能とする遅延線として働くことにある。それ
以外に、各８ビツト・シフト・レジスタは、個々にアク
セス可能な少くとも１つの第１のセルｂｋｌ　（ここで
ｋはレジスタの番号：１．２，３．４または５である）
を有し、これにより、その内容をＴエフロツタ・レート
で検出し、第１のデコード手段１２８に伝送することが
できる。

この検出手段の構造によれば、セルｂ２１、ｂ３１、ｂ
４１及びｂ５１のモニタにより、同期化パターン１ＯＯ
Ｏ１１０１１１００の可能す有効サブセットを構成する
４ビツトからなるサブセットが与えられ、一方、ｂｌｌ
セルは次の可能な同期化ビットを含み、そのビットは、
記憶手段１２４によって与えられる対応する予測される
同期化ビットと比較されなくてはならない。データ・シ
フト・レジスタのＴエフロツク・レートでのシフトを実
行するために、各々のレジスタ１６′ｏ・・・・・・１
７６が、その「シフト・コマンド」入力に線１４０上で
与えられるＴエフロツク・パルスを受は取る。それ以外
にも、連続的な可能的（ｐｏｔｅｎｔｉａｌ）有効サブ
セットのデコードにより有効サブセットが検出されるの
を可能ならしめるために、セルｂ２１、ｂ３１、ｂ４１
及びｂ５１の内容が線１８０．１８２．１８４．１８６
上で並列に第１のデコード手段１２８に伝送される。第
１デコード手段１２８は、セルｂ２１．ｂ３１、ｂ４１
、ｂ５１に含まれている値が同期化パターンの４個の連
続ビットからなる有効サブセット、すなわち０００１．
００１０．００１１．０１１１．１０００．１００１．
１０１１．１１００．１１ｏ１．１１１０のどれかを構
成するときに、１に等しい「有効アドレス」ビットを発
生する。そうではなく、無効サブセット００００．０１
ｏ１．１０１０．１１１１がデコードされたなら、第１
のデコード手段１２８は、Ｏに等しい「無効アドレスｊ
ビットを発生する。それゆえ、第１のデコード手段は、
好適には数個のＡＮＤ及びＯＲゲートのみを含む単・純
な組み合わせ論理回路である。従って、第１のデコード
手段は単にブロック回路としてのみ示されている。上述
の有効または無効アドレス・ビットは線１３０上で伝送
され、このビットの順次の値が８ビツト有効アドレス・
シフト・レジスタ１９２にロードされる。このシフト・
レジスタ１９２のシフトもまたＴエフロツク・レートで
行なわれる。

シフト・レジスタ１９２の出力は記憶手段１９６のアド
レス・デコード回路１９４に供給され、そのため、その
出力は「読取」コマンドとして働く。記憶手段１９６は
好適には読取専用記憶（ＲＯＳ　：　Ｒｅａｄ　０ｎｌ
ｙ　Ｓｔｏｒａｇｅ）であり、１２個のアドレスを受取
って各アドレス毎に、１２ビツトの同期化パターンの連
続する８個のビットのサブセットに等しい１バイト（８
ビツト）の出力を与える。

有効アドレス・シフト・レジスタ１９２によって出力さ
れた有効アドレス・ビットが「１」に等しいとき、同期
化パターンの４ビツトのサブセットがＲＯＳ中の対応す
るバイト、すなわち同期化パターンを完成する残りの８
ビツトのサブセットを意味するバイトをアドレスする。

このバイトは、次にＲＯ３の出力レジスタ１９８に並列
にロードされ、ｒＳＹＮ　　ＲＥＧＪとラベルされた同
期化パターン・シフト・レジスタ２００にロードされる
。しかし、このロードは、ＳＹＮ　　ＲＥＧ制御回路２
０２の制御の下でのみ行なわれる。５ＹＮＲＥＧ制御回
路２０２は簡単な組合わせ回路を含み、新たな同期化検
索が進行中であることを示す「新規同期化検索」コマン
ドの受信時に５ＹＮＲＥＧ２００にシフト制御コマンド
を伝送する。

より正確に述べると、制御回路２０２は、現在の同期化
検索がまだ古いサブセットを使用している間に、ＳＹＮ
　　ＲＥＧにロードされるべき８ビツトの新しいサブセ
ットを停止しておくために、適正な時間にＳＹＮ　　Ｒ
ＥＧ２００にシフト・コマンドを伝送する。このシフト
・コマンドは、ＳＹＮ　　ＲＥＧ２００が、同期化状況
が達成されたという表示（線２０４上で「同期化確立」
＝１）を受は取るか、または同期化が一時的に失われた
ときに（線２０６上で「同期化検索オン」信号＝１）、
新しい同期化検索がオンであるかのどちらかの場合に活
性である。

尚、「同期化検索オン」信号の発生については後述する
。それ以外に、同期化検索処理内で、「１９３デコード
済」信号がＳＹＮ　　ＲＥＧ制御回路２０２に伝送され
る毎に、ＳＹＮ　　ＲＥＧ２００は左に１つの位置だけ
シフトされる。任意の時点で、逐次出力１３４に相対的
なＳＹＮ　　ＲＥＧの第１のセルは、第１のデコード手
段１２８によってデコードされた有効サブセットの４ビ
ツトのすぐ後に続くべき同期化パターンの最初の予測さ
れるビットを含む。上述の同期化検出方法によれば。

この予測されるビットは、シフト・レジスタ１６０のセ
ルｂｌｌ中に存在する同期化パターンの検出された最後
の可能的ビットに比較されなくてはならない。

それゆえ、セルｂｌｌの内容は線１５０上で伝送され、
（上述の比較手段として働く）ゲート１３６において、
ＳＹＮ　　ＲＥＧ２００の第１のビットと、前に発生さ
れた「１９３デコード済」信号の両方とＡＮＤされる。

こうして、「１９３デコード済」信号は、高レベルのと
きに、線１３４上でＳＹＮ　　ＲＥＧによって伝送され
たビットを、比較手段１３６に伝送された同期化ビット
を考えるべきであ、るということを表示し、こ−のこと
は、ＡＮＤゲート１３７によってきわめて簡単に実施さ
れる。このゲートはその他に、線１５０上で供給される
現在のｂｌｌビット、及び線１９０上で伝送された「１
９３デコード済」信号を受は取る。その結果、Ａ　Ｎ　
Ｄゲート１３７の出力１５４は、高レベルであるときに
、ＳＹＮ　　ＲＥＧの出力で入手される予測される同期
化ビットと、検出された可能的同期化ビットの間の一致
の結果である同期化ビットを出力する。ＡＮＤゲート１
３７の出力で発生された同期化ビットは、線１５２上で
、第８図に示すカウント手段に伝送される。

本発明の説明の以下の部分は、「同期化確立」信号によ
って与えられた同期化状況の構築及び維持を行うととも
にそれをモニタし、以て同期化の一時的な喪失の後同期
化を迅速に回復することを可能ならしめる手段について
扱うものである。

同期化状況をモニタするための該手段の最良の態様にお
いては、最初に同期化をはかるよりも、いく分かの一時
的なエラーの後同期化を回復する（「同期化確立」信号
高レベル）ことの方がはるかに容易であるべきである。

こうして、単一のエラーまたは見失われた同期化ビット
が同期化の喪失につながらないようにする追加的な特徴
が説明される。それ以外にも、同期化回復または獲得の
フェーズの間の偽の同期化ビットによるエラーが、同期
化構築の全体的な再スタートをもたらすような方法で構
成が設計されていると仮定する。これらの特徴によれば
、第８図に示すように、３つのカウンタをそれに対応す
る制御論理が必要である。

第８図において、第１の８ビツト・アップ・カウンタＣ
１（１４６）は、受信信号の連続的なフレームを区画す
るために使用される。それゆえ。

カウンタ１４６は、カウント値が１９３に達するまでＴ
、クロック・レートで１ずつインクレメントされ、その
１９３という値はデコーダ１４８中でデコードされ、こ
れにより「１９３デコード済」信号が発生される。この
「１９３デコード済」信号は、後述のようにして発生さ
れる「同期化検索開始」信号と○Ｒされ、ＯＲゲート２
１０の出力は、リセット・コマンドとして再びＣ１カウ
ンタに加えられる。

「１９３デコード済」信号はまた、第７図に関連して説
明したように、線１９０上でＳＹＮ　　ＲＥＧ制御回路
２０２にも伝送される。また、第２のカウンタＣ２（１
５４）が使用される。これは有効同期化ビットを含むフ
レームをカウントする４ビツト・アップ・カウンタであ
って、１２個毎のカウント値が簡単なデコーダ１５６に
よってデコードされ、それに従ってデコーダ１５６は「
１２デコード済」信号を発生する。

この信号はＣ２カウンタ１５４にフィード・バックされ
、それによりカウンタ１５４は４にセットされる。こう
して、カウンタ１４が検出された連続する可能的同期化
ビットｂｌｌと、同期化パターンの対応するビットの間
の連続的一致の数をカウントしたとき、１２というカウ
ント値に達し。

そのことは、同期化状況に遠したことを意味する。

従って、線２０４上の「同期化確立」信号が高レベルと
なる。

もし１つの可能的同期化ビットｂｌｌが偽なら。

線１５２上にゼロに等しい同期化ビットが発生され、従
って［同期化確立ｊ信号は低レベルのままである。尚、
ＡＮＤゲート２１２の存在ゆえに。

カウンタ１５４の増分は、Ｔ１ビット・クロック・パル
スと、「同期化検索開始」信号の受信時にのみ行なわれ
る。「同期化検索開始」信号の発生については後述する
。また、第３のカウンタＣ３（２２０）も使用される。

このカウンタは、４ビツトのダウン・カウンタである。

このカウンタは。

同期化状況が−たん確立されると、同期化パターンの連
続的な検出の期間に単一または複数のエラーが生じても
同期化状況をセーブすることを可能ならしめるという点
でさらに別の特徴を与える。

それゆえ、同期化状況が確立され、同期化検索が開始さ
れたばかりではないとすると、ＡＮＤゲート２３０が０
３カウント・パルスを発生する（第８図）。この０３カ
ウント・パルスはＡＮＤゲート２２２によって、線１５
２上で到来する同期化ビットとＡＮＤされ、もしＣ３が
まだ８をカウントしていないなら（８デコーダが低レベ
ル）、１に等しい各同期化ビットが、Ｃ３カウンタの１
の増分をもたらす。同様に、反転された同期化ビットと
０３カウント・パルスが別のＡＮＤゲート２２４に加え
られる。

もし同期化パターン検出中の連続的なエラーにより同期
化状況がまだ失われていないなら（０デコーダ２２８が
低レベル）、「０」に等しい各同期化ビットが０３カウ
ンタの１のデクリメントをもたらす。それゆえ、所与の
瞬間に、０３カウンタのカウントは「０」と「８」の間
にあり、同期化状況は依然として維持されていると言わ
れる。

それにも拘らず、同期化パターン検出の間の複数のエラ
ーの後にカウントが「ｏ」に達すると、同期化状況は失
われたと言われ、「同期化検索開始」信号が線２０６上
でＳＹＮ　　ＲＥＧ制御回路２０２へ向けて伝送され、
新しい同期化検索処理の開始がはかられる。

尚、上述のアルゴリズムに対応する同期化検出方法のた
めに他の構成も可能であることに注意されたい。特にＴ
１データ・シフト・レジスタ１６０〜１７６として異な
る長さ及び結線を選んでも本発明の範囲内にとどまる。

しかし、上述の構成は、コンピュータ・シミュレーショ
ンを通じて、伝送エラーの存在の下でも高速の同期化回
復という長所を与えることが分かっている。その他にも
。

データ・シフト・レジスタ１６０．１６４．１６８．１
７２．１７６が各々８ビツトを含むので、それらはＴエ
チャネル上で伝送されるｌＰＣＭワードを含み、従って
それらの８ビツト・ワードは８ビツト・マイクロプロセ
ッサによって好都合に処理され得ることに注意されたい
。

Ｆ０発明の効果 以上のように、この発明によれば、逐次ピッ・ト・スト
リーム内で予定のビット・パターンが高速に検出される
という効果が与えられる。

【図面の簡単な説明】

第１図は、本発明の詳細な説明する図、第２図は、第１
図の原理を実施する構成の概要ブロック図、 第３図は、Ｔ１信号のフレーム構成を信す波形のタイミ
ング図、 第４図は、Ｔ１信号の連続的なフレーム内のフレーム構
成を示す図、 第５図は、フレームの組内の固有ワードのビット位置を
示す図、 第６図は、固有ワードの有効４ビツト・サブセットと８
ビツト・サブセットの間の関係を示す図。 第７図は、第２図の構成の一部の詳細な論理回路図。 第８図は、第２図の構成の他の部分の詳細な論理回路図
である。 ２２・・・・第１の検出手段、２４・・・・記憶手段、
２８・・・・第１のデコード手段、３６・・・・比較手
段、５４・・・・第１のカウント手段、５６・・・・第
２のデコード手段。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (2)

【特許請求の範囲】
1. （１）逐次ビット・ストリーム中に含まれているｎビッ
   トの予定のパターンを検出するための方法であって、 （ａ）上記予定のパターンをｎ′（１＜ｎ′＜ｎ）個の
   連続するビットからなるｍ（１＜ｍ＜ｎ）個の異なる有
   効サブセットを含むものとし、 （ｂ）受信ノードにおいて、上記逐次ビット・ストリー
   ムの上記ｎ′ビットのサブセットを検出し、（ｃ）上記
   ｍ個の有効サブセットのうちのある特定のサブセットを
   検証したという事象を識別するために、検出された各ｎ
   ′ビットのサブセットを上記ｍ個の有効なサブセットの
   すべてと比較し、（ｄ）上記受信されたビット内で固有
   ワードの各可能的ビットの各々を決定し、それらの可能
   的ビットの各々を、既に検出されたｎ′ビットの特定の
   サブセットに続く（ｎ−ｎ′）ビットの各々と比較する
   ことによって、固有ワード全体が受信されたかどうかを
   検証し、 （ｅ）上記（ｄ）における比較段階の間に、比較される
   ビットの間で生じた連続的な一致の数をカウントし、予
   定の一致の数に達した時に上記固有ワードが有効に検出
   されたと判断する段階を有する、逐次ビット・ストリー
   ム内の予定のビット・パターンを検出するための方法。
2. （２）逐次ビット・ストリーム中に含まれているｎビッ
   トの予定のパターンを検出する装置において、（ａ）上
   記ビット・ストリームのｎ′（１＜ｎ′＜ｎ）ビットを
   検出するための第１の検出手段と、（ｂ）上記第１の検
   出手段に接続され、上記検出されたｎ′ビットが、上記
   予定のパターンの複数の有効サブセットのどれかである
   ときに「有効サブセット」信号を発生するための第１の
   デコード手段と、 （ｃ）上記予定のパターンから上記ｎ′ビットのサブセ
   ットをたものである（ｎ−ｎ′）個の連続的なビットの
   ｍ個（１＜ｍ＜ｎ）の異なるサブセットを記憶し、上記
   「有効サブセット」信号の入力により上記ｎ′ビットの
   サブセットによりアドレスされて、該ｎ′ビットのサブ
   セットに対応する（ｎ−ｎ′）ビットのサブセットを与
   える記憶手段と、 （ｂ）受信された逐次ビット・ストリーム中で、上記予
   定のパターンの次の可能的ビットを検出するための第２
   の検出手段と、 （ｃ）上記第２の検出手段によって供給されつつある上
   記予定のパターンの上記可能ビットと、上記記憶手段に
   よって与えられた上記特定の（ｎ−ｎ′）ビットのサブ
   セットに含まれる連続ビットの比較を実行する比較手段
   と、 （ｄ）上記比較手段の出力に接続され、上記一致の回数
   をカウントするための第１のカウント手段と、（ｅ）上
   記カウント手段に接続され、上記第１のカウント手段が
   到達した予定の数のデコードを実行するための第２のデ
   コード手段とを具備する、逐次ビット・ストリーム内の
   予定のビット・パターンを検出するための装置。