JPS63136573A - 単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセル - Google Patents
単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセルInfo
- Publication number
- JPS63136573A JPS63136573A JP62288600A JP28860087A JPS63136573A JP S63136573 A JPS63136573 A JP S63136573A JP 62288600 A JP62288600 A JP 62288600A JP 28860087 A JP28860087 A JP 28860087A JP S63136573 A JPS63136573 A JP S63136573A
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- Japan
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- transistor
- area
- gate
- polysilicon layer
- eeprom memory
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄い酸化区域を介してファウラー・ノルドハイ
ムトンネルにプログラム可能な４［ポリシリコン層を有
するＥ、ＵＰＩ？ＯＭメモリセルに係る。
ムトンネルにプログラム可能な４［ポリシリコン層を有
するＥ、ＵＰＩ？ＯＭメモリセルに係る。
文献を見ると、制御ゲート、’ｔ＄ ｉ！Ｇゲートと半
導体基板の間の容量結合を用いて薄い酸化区域またはト
ンネル酸化区域を介してファウラー・ノルトハ・イムト
ンネルの書込みおよび消去を行なう単層ポリシリコン層
を有するＥＥＰＲＯ？’ｌセルについての記載がいくつ
か見られる。
導体基板の間の容量結合を用いて薄い酸化区域またはト
ンネル酸化区域を介してファウラー・ノルトハ・イムト
ンネルの書込みおよび消去を行なう単層ポリシリコン層
を有するＥＥＰＲＯ？’ｌセルについての記載がいくつ
か見られる。
これらのセルは選択トランジスタと、ピックアップトラ
ンジスタと、ピックアップトランジスタのドレイン拡散
領域の上に部分的にｎ−形燐をを打ち込んだ薄い酸化区
域によって形成されるトンネルキャパシタとを含む。単
層のポリシリコン層が選択トランジスタのゲートを形成
すると共に、ｎ゛形拡散領域で形成される制御ゲートの
結合キャパシタと一体的にトンネルキャパシタおよ°び
ピックアップトランジスタの浮遊ゲートも選択トランジ
スタのゲートと別個に形成する。
ンジスタと、ピックアップトランジスタのドレイン拡散
領域の上に部分的にｎ−形燐をを打ち込んだ薄い酸化区
域によって形成されるトンネルキャパシタとを含む。単
層のポリシリコン層が選択トランジスタのゲートを形成
すると共に、ｎ゛形拡散領域で形成される制御ゲートの
結合キャパシタと一体的にトンネルキャパシタおよ°び
ピックアップトランジスタの浮遊ゲートも選択トランジ
スタのゲートと別個に形成する。
このような周知の形式のセルの欠点は、トンネル区域が
ピックアップトランジスタと同じ活性領域（ｎ゛形トド
レイン拡散領域の上に設けられる点にある。このため、
セルのピックアップ時およびその他のメモリセルの書込
み動作時に印加される電圧から来る電気的ストレスを薄
い酸化区域が支持せねばならない場合が生じる。
ピックアップトランジスタと同じ活性領域（ｎ゛形トド
レイン拡散領域の上に設けられる点にある。このため、
セルのピックアップ時およびその他のメモリセルの書込
み動作時に印加される電圧から来る電気的ストレスを薄
い酸化区域が支持せねばならない場合が生じる。
本発明の目的は、上記のような欠点のない単層ポリシリ
コン層とトンネル酸（ヒ区域を有するＥＥＩ’ＲＯＦＩ
メモリセルを達成することにある。
コン層とトンネル酸（ヒ区域を有するＥＥＩ’ＲＯＦＩ
メモリセルを達成することにある。
本発明によると、選択トランジスタと、７？遊ゲートお
よび制御ゲートを有するピックアップトランジスタと、
浮遊ゲートおよびトンネルキャパシタに単層ポリシリコ
ン層を兼用して形成され、かつ薄い酸化区域を有するト
ンネルキャパシタと、制？ｆｆ１ｌゲートとしてｎ゛形
拡散領域を有する少なくとも１つの活性領域とを含んで
なるＥＥＰＲＯＭメモリセルであって、前記トンネルキ
ャパシタの前記薄い酸化区域が、制御ゲートの前記拡散
領域と直列に接続されているピックアップトランジスタ
の活性領域とは別個の活性領域上に形成されていること
を特徴とするＩＥＥＰＲＯＭメモリセルによって、上記
の目的を達成する。
よび制御ゲートを有するピックアップトランジスタと、
浮遊ゲートおよびトンネルキャパシタに単層ポリシリコ
ン層を兼用して形成され、かつ薄い酸化区域を有するト
ンネルキャパシタと、制？ｆｆ１ｌゲートとしてｎ゛形
拡散領域を有する少なくとも１つの活性領域とを含んで
なるＥＥＰＲＯＭメモリセルであって、前記トンネルキ
ャパシタの前記薄い酸化区域が、制御ゲートの前記拡散
領域と直列に接続されているピックアップトランジスタ
の活性領域とは別個の活性領域上に形成されていること
を特徴とするＩＥＥＰＲＯＭメモリセルによって、上記
の目的を達成する。
このように薄い酸化区域をピックアップトランジスタと
電気的に分離することにより、ピックアンプ電圧により
生じる電気的ストレスを低減することができる。また、
ピックアップトランジスタを制御ゲートのｎ゛形拡散領
域と直列に接続することにより、基板および前記拡散領
域に対するピックアップトランジスタの容量がプログラ
ム電圧の有効性を高め、薄い酸化区域上の電圧降下を抑
制する容量結合を増大するのを助ける働きをするように
なる。
電気的に分離することにより、ピックアンプ電圧により
生じる電気的ストレスを低減することができる。また、
ピックアップトランジスタを制御ゲートのｎ゛形拡散領
域と直列に接続することにより、基板および前記拡散領
域に対するピックアップトランジスタの容量がプログラ
ム電圧の有効性を高め、薄い酸化区域上の電圧降下を抑
制する容量結合を増大するのを助ける働きをするように
なる。
添付図面を参照することにより、本発明の特徴をより良
く理解できよう。
く理解できよう。
第１図は、選択トランジスタ１とピンクアップトランジ
スタ２とトンネルキャパシタ３とを含んで成る周知技術
によるＥＥＰＲＯＭメモリセルを示している。
スタ２とトンネルキャパシタ３とを含んで成る周知技術
によるＥＥＰＲＯＭメモリセルを示している。
より詳細に説明すると、ｎ°形拡散領域５゜６から成る
活性領域を有し、かつ活性領域５上に、選択トランジス
タ１のゲートを形成する横方向帯状部９とＵ字形部１０
とから成る単層ポリシリコン層８が堆積されており、Ｕ
字形部１０は薄い酸化区域７の上に配設された後、活性
領域５の上に配設されてトンネルキャパシタ３を形成す
る第１縦分岐部１１と、同様に活性領域５上に配設され
てピンクアップトランジスタ２の浮遊ゲートを形成する
第２縦分岐部１２と、活性領域６上に配設されて活性領
域６のｎ゛゛散領域によって形成されるトランジスタ２
の制御ゲートとキャパシタ結合を形成する部分１３とで
構成される。薄い酸化区域７および上記制′４１■ゲー
トに２つのれ一形拡散領域１４．１５を形成して、セル
の電気的導通を保証する。参照番号１６はドレイン接点
を示し、参照番号１７は出力接点を示している。
活性領域を有し、かつ活性領域５上に、選択トランジス
タ１のゲートを形成する横方向帯状部９とＵ字形部１０
とから成る単層ポリシリコン層８が堆積されており、Ｕ
字形部１０は薄い酸化区域７の上に配設された後、活性
領域５の上に配設されてトンネルキャパシタ３を形成す
る第１縦分岐部１１と、同様に活性領域５上に配設され
てピンクアップトランジスタ２の浮遊ゲートを形成する
第２縦分岐部１２と、活性領域６上に配設されて活性領
域６のｎ゛゛散領域によって形成されるトランジスタ２
の制御ゲートとキャパシタ結合を形成する部分１３とで
構成される。薄い酸化区域７および上記制′４１■ゲー
トに２つのれ一形拡散領域１４．１５を形成して、セル
の電気的導通を保証する。参照番号１６はドレイン接点
を示し、参照番号１７は出力接点を示している。
第２〜４図は本発明によるメモリセルを示しており、選
択トランジスタを参照番号５１で、ピックアップトラン
ジスタを参照番号５２で、トンネルキャパシタを参照番
号５３で示している。
択トランジスタを参照番号５１で、ピックアップトラン
ジスタを参照番号５２で、トンネルキャパシタを参照番
号５３で示している。
第２図に示すように、基板５４上にｎ゛形拡散領域５５
と５６から成る２つの活性領域が設けられる。この上に
ゲート酸化層５７（第３．４図）を成長させるが、ゲー
ト酸化層５７は活性領域５６（第２図）において薄い酸
化区域５８となっている。
と５６から成る２つの活性領域が設けられる。この上に
ゲート酸化層５７（第３．４図）を成長させるが、ゲー
ト酸化層５７は活性領域５６（第２図）において薄い酸
化区域５８となっている。
さらに単層のポリシリコン層５９を積層する。ポリシリ
コン層５９は選択トランジスタ５１のゲートを形成する
横方向帯状部６０と、もう１つの別の部分６８とから成
り、部分６８は薄い酸化区域５８の上に積層された後に
活性領域５６上に積層されてトンネルキャパシタ５３を
形成する第１アーム部６１と、活性領域５５上に積層さ
れてピックアップトランジスタ５２の浮遊ゲートを形成
する第２アーム部６２と、やはり活性領域５５上に積層
されて前記活性領域５５のｎ゛形拡散領域６９によって
形成される制御ゲートの結合キャパシタを形成する残り
の部分６３とから成る。薄い酸化区域と上記制御ゲート
に２つのｎ−形拡散領域６４．６５を形成して、セルの
電気的導通を保証する。参照番号６６はドレイン接点を
示し、参■、（番号６７は出力接点を示している。ポリ
シリコン層５９上にさらに酸化層６９を積層する （第
３，４図）。
コン層５９は選択トランジスタ５１のゲートを形成する
横方向帯状部６０と、もう１つの別の部分６８とから成
り、部分６８は薄い酸化区域５８の上に積層された後に
活性領域５６上に積層されてトンネルキャパシタ５３を
形成する第１アーム部６１と、活性領域５５上に積層さ
れてピックアップトランジスタ５２の浮遊ゲートを形成
する第２アーム部６２と、やはり活性領域５５上に積層
されて前記活性領域５５のｎ゛形拡散領域６９によって
形成される制御ゲートの結合キャパシタを形成する残り
の部分６３とから成る。薄い酸化区域と上記制御ゲート
に２つのｎ−形拡散領域６４．６５を形成して、セルの
電気的導通を保証する。参照番号６６はドレイン接点を
示し、参■、（番号６７は出力接点を示している。ポリ
シリコン層５９上にさらに酸化層６９を積層する （第
３，４図）。
本発明によるセルの動作方向は従来のセルと実質的に同
じであるため、ここでは詳しい説明を省くことにする。
じであるため、ここでは詳しい説明を省くことにする。
１つだけ異なる点は、ドレイン接点６７を高電位にする
ビックアンプ時に制御ゲート６９の０１線を接地し、選
択トランジスタ５１のゲート６０の電位を闇値より高く
する点である。
ビックアンプ時に制御ゲート６９の０１線を接地し、選
択トランジスタ５１のゲート６０の電位を闇値より高く
する点である。
第１図は周知技術による単層ポリシリコン帰を有するＥ
ＥＦＲＯＭセルを概略的に示す平面図、第２図は本発明
によるセルを示す同様の平面図、第３図は第２図のＩＩ
Ｉ−ＩＩＩ線に沿って取った本発明セルの断面図、第４
図は第２図のＩＶ−ＩＶ線に沿って取った本発明セルの
断面図である。 ５１・・・選択トランジスタ、５２・・・ピックアップ
トランジスタ、５３・・・トンネルキャパシタ、５５．
５６・・・活性領域、５８・・・薄い酸化区域、５９・
・・ポリシリコン層、６２・・・浮遊ゲート、６９・・
・制御ゲート。
ＥＦＲＯＭセルを概略的に示す平面図、第２図は本発明
によるセルを示す同様の平面図、第３図は第２図のＩＩ
Ｉ−ＩＩＩ線に沿って取った本発明セルの断面図、第４
図は第２図のＩＶ−ＩＶ線に沿って取った本発明セルの
断面図である。 ５１・・・選択トランジスタ、５２・・・ピックアップ
トランジスタ、５３・・・トンネルキャパシタ、５５．
５６・・・活性領域、５８・・・薄い酸化区域、５９・
・・ポリシリコン層、６２・・・浮遊ゲート、６９・・
・制御ゲート。
Claims (1)
- 【特許請求の範囲】 １、選択トランジスタ（５１）と、浮遊ゲート（６２）
および制御ゲート（６９）を有するピックアップトラン
ジスタ（５２）と、浮遊ゲート（６２）およびトンネル
キャパシタ（５３）に単層ポリシリコン層（５９）を兼
用して形成され、薄い酸化区域（５８）を有するトンネ
ルキャパシタ（５３）と、制御ゲートとしてｎ＾＋形拡
散領域（６９）を有する少なくとも１つの活性領域（５
５）とから成り、トンネルキャパシタ（５３）の前記薄
い酸化区域（５８）が、制御ゲートの前記拡散領域（６
９）と直列に接続されているピックアップトランジスタ
（５２）の活性領域とは別個の活性領域（５６）上に形
成されていることを特徴とする単層ポリシリコン層とト
ンネル酸化区域を有するＥＥＰＲＯＭメモリセル。 ２、前記単層ポリシリコン層が、選択トランジスタのゲ
ートを形成する第１部分（６０）と、前記別個の活性領
域（５６）上の薄い酸化区域（５８）上に積層される第
１アーム（６１）と、前記少なくとも１つの活性領域（
５５）上に積層されてピックアップトランジスタの浮遊
ゲートを形成する第２アーム（６２）と、前記少なくと
も１つの活性領域（５５）上に積層されて制御ゲート（
６９）の結合キャパシタを形成する残余部（６３）とか
ら成る第２部分（６８）を含んでいる特許請求の範囲第
１項記載の単層ポリシリコン層とトンネル酸化区域を有
するＥＥＰＲＯＭメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22373A/86 | 1986-11-18 | ||
| IT22373/86A IT1198109B (it) | 1986-11-18 | 1986-11-18 | Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136573A true JPS63136573A (ja) | 1988-06-08 |
Family
ID=11195385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288600A Pending JPS63136573A (ja) | 1986-11-18 | 1987-11-17 | 単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4823316A (ja) |
| EP (1) | EP0268315B1 (ja) |
| JP (1) | JPS63136573A (ja) |
| DE (1) | DE3780767T2 (ja) |
| IT (1) | IT1198109B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125470A (ja) * | 1988-06-15 | 1990-05-14 | Seiko Instr Inc | 半導体不揮発性メモリ |
| US5324677A (en) * | 1988-06-15 | 1994-06-28 | Seiko Instruments Inc. | Method of making memory cell and a peripheral circuit |
| KR920001402B1 (ko) * | 1988-11-29 | 1992-02-13 | 삼성전자 주식회사 | 불휘발성 반도체 기억소자 |
| IT1228822B (it) * | 1989-03-23 | 1991-07-04 | Sgs Thomson Microelectronics | Cella di riferimento per la lettura di dispositivi di memoria eeprom. |
| IT1230363B (it) * | 1989-08-01 | 1991-10-18 | Sgs Thomson Microelectronics | Cella di memoria eeprom, con protezione migliorata da errori dovuti a rottura della cella. |
| IT1232354B (it) * | 1989-09-04 | 1992-01-28 | Sgs Thomson Microelectronics | Procedimento per la realizzazione di celle di memoria eeprom a singolo livello di polisilicio e ossido sottile utilizzando ossidazione differenziale. |
| US5355007A (en) * | 1990-11-23 | 1994-10-11 | Texas Instruments Incorporated | Devices for non-volatile memory, systems and methods |
| US5282161A (en) * | 1990-12-31 | 1994-01-25 | Sgs-Thomson Microelectronics S.R.L. | Eeprom cell having a read interface isolated from the write/erase interface |
| EP0493640B1 (en) * | 1990-12-31 | 1995-04-19 | STMicroelectronics S.r.l. | EEPROM cell with single metal level gate having a (read) interface toward the external circuitry isolated from the (write/erase) interface toward the programming circuitry |
| IT1252025B (it) * | 1991-11-29 | 1995-05-27 | Sgs Thomson Microelectronics | Procedimento per la realizzazione di celle di memoria a sola lettura programmabili e cancellabili elettricamente a singolo livello di polisilicio |
| JP3293893B2 (ja) * | 1991-12-09 | 2002-06-17 | 株式会社東芝 | 半導体不揮発性記憶装置の製造方法 |
| US5301150A (en) * | 1992-06-22 | 1994-04-05 | Intel Corporation | Flash erasable single poly EPROM device |
| US5440159A (en) * | 1993-09-20 | 1995-08-08 | Atmel Corporation | Single layer polysilicon EEPROM having uniform thickness gate oxide/capacitor dielectric layer |
| JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| EP0776049B1 (en) * | 1995-11-21 | 2000-08-30 | Programmable Microelectronics Corporation | PMOS single-poly non-volatile memory structure |
| FR2764736B1 (fr) * | 1997-06-17 | 2000-08-11 | Sgs Thomson Microelectronics | Cellule eeprom a un seul niveau de silicium polycristallin et zone tunnel auto-alignee |
| US5885871A (en) * | 1997-07-31 | 1999-03-23 | Stmicrolelectronics, Inc. | Method of making EEPROM cell structure |
| DE102006024121B4 (de) * | 2006-05-22 | 2011-02-24 | Telefunken Semiconductors Gmbh & Co. Kg | Nichtflüchtige Speicherzelle einer in einem Halbleiterplättchen integrierten Schaltung, Verfahren zu deren Herstellung und Verwendung einer nichtflüchtigen Speicherzelle |
| DE102006038936A1 (de) | 2006-08-18 | 2008-02-28 | Atmel Germany Gmbh | Schaltregler, Transceiverschaltung und schlüsselloses Zugangskontrollsystem |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155968A (ja) * | 1983-02-25 | 1984-09-05 | Toshiba Corp | 半導体記憶装置 |
| EP0133667A3 (en) * | 1983-08-12 | 1987-08-26 | American Microsystems, Incorporated | High coupling ratio dense electrically erasable programmable read-only memory |
| FR2562707A1 (fr) * | 1984-04-06 | 1985-10-11 | Efcis | Point-memoire electriquement effacable et reprogrammable, comportant une grille flottante au-dessus d'une grille de commande |
| US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
-
1986
- 1986-11-18 IT IT22373/86A patent/IT1198109B/it active
-
1987
- 1987-10-23 DE DE8787202039T patent/DE3780767T2/de not_active Expired - Fee Related
- 1987-10-23 EP EP87202039A patent/EP0268315B1/en not_active Expired
- 1987-11-12 US US07/119,498 patent/US4823316A/en not_active Expired - Lifetime
- 1987-11-17 JP JP62288600A patent/JPS63136573A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0268315A2 (en) | 1988-05-25 |
| EP0268315A3 (en) | 1988-12-14 |
| IT8622373A1 (it) | 1988-05-18 |
| IT8622373A0 (it) | 1986-11-18 |
| EP0268315B1 (en) | 1992-07-29 |
| DE3780767T2 (de) | 1993-03-18 |
| IT1198109B (it) | 1988-12-21 |
| US4823316A (en) | 1989-04-18 |
| DE3780767D1 (de) | 1992-09-03 |
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