JPS63136573A - 単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセル - Google Patents

単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセル

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JPS63136573A
JPS63136573A JP62288600A JP28860087A JPS63136573A JP S63136573 A JPS63136573 A JP S63136573A JP 62288600 A JP62288600 A JP 62288600A JP 28860087 A JP28860087 A JP 28860087A JP S63136573 A JPS63136573 A JP S63136573A
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JP
Japan
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transistor
area
gate
polysilicon layer
eeprom memory
Prior art date
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Pending
Application number
JP62288600A
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English (en)
Inventor
カルロ・リーバ
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STMicroelectronics SRL
Original Assignee
SGS Microelettronica SpA
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Filing date
Publication date
Application filed by SGS Microelettronica SpA filed Critical SGS Microelettronica SpA
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は薄い酸化区域を介してファウラー・ノルドハイ
ムトンネルにプログラム可能な４［ポリシリコン層を有
するＥ、ＵＰＩ？ＯＭメモリセルに係る。
文献を見ると、制御ゲート、’ｔ＄　ｉ！Ｇゲートと半
導体基板の間の容量結合を用いて薄い酸化区域またはト
ンネル酸化区域を介してファウラー・ノルトハ・イムト
ンネルの書込みおよび消去を行なう単層ポリシリコン層
を有するＥＥＰＲＯ？’ｌセルについての記載がいくつ
か見られる。
これらのセルは選択トランジスタと、ピックアップトラ
ンジスタと、ピックアップトランジスタのドレイン拡散
領域の上に部分的にｎ−形燐をを打ち込んだ薄い酸化区
域によって形成されるトンネルキャパシタとを含む。単
層のポリシリコン層が選択トランジスタのゲートを形成
すると共に、ｎ゛形拡散領域で形成される制御ゲートの
結合キャパシタと一体的にトンネルキャパシタおよ°び
ピックアップトランジスタの浮遊ゲートも選択トランジ
スタのゲートと別個に形成する。
このような周知の形式のセルの欠点は、トンネル区域が
ピックアップトランジスタと同じ活性領域（ｎ゛形トド
レイン拡散領域の上に設けられる点にある。このため、
セルのピックアップ時およびその他のメモリセルの書込
み動作時に印加される電圧から来る電気的ストレスを薄
い酸化区域が支持せねばならない場合が生じる。
本発明の目的は、上記のような欠点のない単層ポリシリ
コン層とトンネル酸（ヒ区域を有するＥＥＩ’ＲＯＦＩ
メモリセルを達成することにある。
本発明によると、選択トランジスタと、７？遊ゲートお
よび制御ゲートを有するピックアップトランジスタと、
浮遊ゲートおよびトンネルキャパシタに単層ポリシリコ
ン層を兼用して形成され、かつ薄い酸化区域を有するト
ンネルキャパシタと、制？ｆｆ１ｌゲートとしてｎ゛形
拡散領域を有する少なくとも１つの活性領域とを含んで
なるＥＥＰＲＯＭメモリセルであって、前記トンネルキ
ャパシタの前記薄い酸化区域が、制御ゲートの前記拡散
領域と直列に接続されているピックアップトランジスタ
の活性領域とは別個の活性領域上に形成されていること
を特徴とするＩＥＥＰＲＯＭメモリセルによって、上記
の目的を達成する。
このように薄い酸化区域をピックアップトランジスタと
電気的に分離することにより、ピックアンプ電圧により
生じる電気的ストレスを低減することができる。また、
ピックアップトランジスタを制御ゲートのｎ゛形拡散領
域と直列に接続することにより、基板および前記拡散領
域に対するピックアップトランジスタの容量がプログラ
ム電圧の有効性を高め、薄い酸化区域上の電圧降下を抑
制する容量結合を増大するのを助ける働きをするように
なる。
添付図面を参照することにより、本発明の特徴をより良
く理解できよう。
第１図は、選択トランジスタ１とピンクアップトランジ
スタ２とトンネルキャパシタ３とを含んで成る周知技術
によるＥＥＰＲＯＭメモリセルを示している。
より詳細に説明すると、ｎ°形拡散領域５゜６から成る
活性領域を有し、かつ活性領域５上に、選択トランジス
タ１のゲートを形成する横方向帯状部９とＵ字形部１０
とから成る単層ポリシリコン層８が堆積されており、Ｕ
字形部１０は薄い酸化区域７の上に配設された後、活性
領域５の上に配設されてトンネルキャパシタ３を形成す
る第１縦分岐部１１と、同様に活性領域５上に配設され
てピンクアップトランジスタ２の浮遊ゲートを形成する
第２縦分岐部１２と、活性領域６上に配設されて活性領
域６のｎ゛゛散領域によって形成されるトランジスタ２
の制御ゲートとキャパシタ結合を形成する部分１３とで
構成される。薄い酸化区域７および上記制′４１■ゲー
トに２つのれ一形拡散領域１４．１５を形成して、セル
の電気的導通を保証する。参照番号１６はドレイン接点
を示し、参照番号１７は出力接点を示している。
第２〜４図は本発明によるメモリセルを示しており、選
択トランジスタを参照番号５１で、ピックアップトラン
ジスタを参照番号５２で、トンネルキャパシタを参照番
号５３で示している。
第２図に示すように、基板５４上にｎ゛形拡散領域５５
と５６から成る２つの活性領域が設けられる。この上に
ゲート酸化層５７（第３．４図）を成長させるが、ゲー
ト酸化層５７は活性領域５６（第２図）において薄い酸
化区域５８となっている。
さらに単層のポリシリコン層５９を積層する。ポリシリ
コン層５９は選択トランジスタ５１のゲートを形成する
横方向帯状部６０と、もう１つの別の部分６８とから成
り、部分６８は薄い酸化区域５８の上に積層された後に
活性領域５６上に積層されてトンネルキャパシタ５３を
形成する第１アーム部６１と、活性領域５５上に積層さ
れてピックアップトランジスタ５２の浮遊ゲートを形成
する第２アーム部６２と、やはり活性領域５５上に積層
されて前記活性領域５５のｎ゛形拡散領域６９によって
形成される制御ゲートの結合キャパシタを形成する残り
の部分６３とから成る。薄い酸化区域と上記制御ゲート
に２つのｎ−形拡散領域６４．６５を形成して、セルの
電気的導通を保証する。参照番号６６はドレイン接点を
示し、参■、（番号６７は出力接点を示している。ポリ
シリコン層５９上にさらに酸化層６９を積層する　（第
３，４図）。
本発明によるセルの動作方向は従来のセルと実質的に同
じであるため、ここでは詳しい説明を省くことにする。
１つだけ異なる点は、ドレイン接点６７を高電位にする
ビックアンプ時に制御ゲート６９の０１線を接地し、選
択トランジスタ５１のゲート６０の電位を闇値より高く
する点である。
【図面の簡単な説明】
第１図は周知技術による単層ポリシリコン帰を有するＥ
ＥＦＲＯＭセルを概略的に示す平面図、第２図は本発明
によるセルを示す同様の平面図、第３図は第２図のＩＩ
Ｉ−ＩＩＩ線に沿って取った本発明セルの断面図、第４
図は第２図のＩＶ−ＩＶ線に沿って取った本発明セルの
断面図である。 ５１・・・選択トランジスタ、５２・・・ピックアップ
トランジスタ、５３・・・トンネルキャパシタ、５５．
５６・・・活性領域、５８・・・薄い酸化区域、５９・
・・ポリシリコン層、６２・・・浮遊ゲート、６９・・
・制御ゲート。

Claims (1)

  1. 【特許請求の範囲】 １、選択トランジスタ（５１）と、浮遊ゲート（６２）
    および制御ゲート（６９）を有するピックアップトラン
    ジスタ（５２）と、浮遊ゲート（６２）およびトンネル
    キャパシタ（５３）に単層ポリシリコン層（５９）を兼
    用して形成され、薄い酸化区域（５８）を有するトンネ
    ルキャパシタ（５３）と、制御ゲートとしてｎ＾＋形拡
    散領域（６９）を有する少なくとも１つの活性領域（５
    ５）とから成り、トンネルキャパシタ（５３）の前記薄
    い酸化区域（５８）が、制御ゲートの前記拡散領域（６
    ９）と直列に接続されているピックアップトランジスタ
    （５２）の活性領域とは別個の活性領域（５６）上に形
    成されていることを特徴とする単層ポリシリコン層とト
    ンネル酸化区域を有するＥＥＰＲＯＭメモリセル。 ２、前記単層ポリシリコン層が、選択トランジスタのゲ
    ートを形成する第１部分（６０）と、前記別個の活性領
    域（５６）上の薄い酸化区域（５８）上に積層される第
    １アーム（６１）と、前記少なくとも１つの活性領域（
    ５５）上に積層されてピックアップトランジスタの浮遊
    ゲートを形成する第２アーム（６２）と、前記少なくと
    も１つの活性領域（５５）上に積層されて制御ゲート（
    ６９）の結合キャパシタを形成する残余部（６３）とか
    ら成る第２部分（６８）を含んでいる特許請求の範囲第
    １項記載の単層ポリシリコン層とトンネル酸化区域を有
    するＥＥＰＲＯＭメモリセル。
JP62288600A 1986-11-18 1987-11-17 単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセル Pending JPS63136573A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT22373/86A IT1198109B (it) 1986-11-18 1986-11-18 Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel
IT22373A/86 1986-11-18

Publications (1)

Publication Number Publication Date
JPS63136573A true JPS63136573A (ja) 1988-06-08

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JP62288600A Pending JPS63136573A (ja) 1986-11-18 1987-11-17 単層ポリシリコン層のトンネル酸化区域を有するｅｅｐｒｏｍメモリセル

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EP (1) EP0268315B1 (ja)
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DE (1) DE3780767T2 (ja)
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