JPS63131554A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS63131554A JPS63131554A JP27801486A JP27801486A JPS63131554A JP S63131554 A JPS63131554 A JP S63131554A JP 27801486 A JP27801486 A JP 27801486A JP 27801486 A JP27801486 A JP 27801486A JP S63131554 A JPS63131554 A JP S63131554A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明にリードフレームを用いて、樹脂封止組立を行っ
てなる混成集積回路装置に関する。
てなる混成集積回路装置に関する。
従来のこの種の混成集積回路装置に、第２図の断面図に
示すように、金属のリードフレーム１の上に接着剤２を
用いて絶縁性の回路基板３を貼り付け、回路基板３上に
抵抗体チップ６、能動素子あるいに受動素子７を搭載し
、こｎを金属細線８、銅箔配線４ｉ’（工Ｖ％回路全形
成し、外装としてトランスファーモールド法に工９外装
樹脂９による封止を行っていた。
示すように、金属のリードフレーム１の上に接着剤２を
用いて絶縁性の回路基板３を貼り付け、回路基板３上に
抵抗体チップ６、能動素子あるいに受動素子７を搭載し
、こｎを金属細線８、銅箔配線４ｉ’（工Ｖ％回路全形
成し、外装としてトランスファーモールド法に工９外装
樹脂９による封止を行っていた。
シ発明が解決しようとする問題点〕
上述した従来の混成集積回路装置は、抵抗体素子を１チ
ツプにまとめているため、回路接続のための銅箔配線の
引廻しが多くなり引廻しの複雑さ、お工びそのための銅
箔配線の占める面積が大となるため、集積度も低くなる
という欠点がある。更に通常絶縁性の回路基板の抵抗体
チップに耐湿性に劣るという欠点がある。
ツプにまとめているため、回路接続のための銅箔配線の
引廻しが多くなり引廻しの複雑さ、お工びそのための銅
箔配線の占める面積が大となるため、集積度も低くなる
という欠点がある。更に通常絶縁性の回路基板の抵抗体
チップに耐湿性に劣るという欠点がある。
本発明の混成集積回路は、抵抗体が形成された絶縁性の
回路基板ｔ ＩＪ−ドフレームに接着し、トランスファ
モールド法による樹脂封止を行うことにより気密性にす
ぐれているため、絶縁性の基板上に形成ζ几た抵抗体の
耐湿性に劣るという欠点を防止出来る。更に、抵抗体は
１チツプに集積される必要がないため、回路に適合した
分散が可能であるため１回路を形成する銅箔配線の引廻
しは最少限に押えることが出来ることにより、集積度が
高められるという利点を有している。
回路基板ｔ ＩＪ−ドフレームに接着し、トランスファ
モールド法による樹脂封止を行うことにより気密性にす
ぐれているため、絶縁性の基板上に形成ζ几た抵抗体の
耐湿性に劣るという欠点を防止出来る。更に、抵抗体は
１チツプに集積される必要がないため、回路に適合した
分散が可能であるため１回路を形成する銅箔配線の引廻
しは最少限に押えることが出来ることにより、集積度が
高められるという利点を有している。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例を示す断面図である。
第１図において金属のリードフレーム１上に接着剤２に
より絶縁性の回路基板３が接着されている。
より絶縁性の回路基板３が接着されている。
回路基板３！ＩＣに銅箔配線４．抵抗体５が形成されて
いる。さらに回路基板３には、能動素子まｔに受動素子
７を搭載し、金属ａ線による接続を行っｔ後、トランス
ファーモールド封止法により、樹脂９の封止を行ってい
る。
いる。さらに回路基板３には、能動素子まｔに受動素子
７を搭載し、金属ａ線による接続を行っｔ後、トランス
ファーモールド封止法により、樹脂９の封止を行ってい
る。
以上説明したように本発明に、金属のリードフレーム上
に接着剤を用いて抵抗体が形成されている絶縁性の回路
基板を貼り付け１回路基板に能動素子お工び受動素子？
搭載し、こｎ、Ｈ’金属細線、銅箔等により回路を形成
し、外装としてトランスファーモールド法に工り樹脂封
止全行い、回路４廻しの減少による高集積化が可能とな
る。更に回路基板上に形成さ几た抵抗体の耐湿特性も確
保できる効果がある。
に接着剤を用いて抵抗体が形成されている絶縁性の回路
基板を貼り付け１回路基板に能動素子お工び受動素子？
搭載し、こｎ、Ｈ’金属細線、銅箔等により回路を形成
し、外装としてトランスファーモールド法に工り樹脂封
止全行い、回路４廻しの減少による高集積化が可能とな
る。更に回路基板上に形成さ几た抵抗体の耐湿特性も確
保できる効果がある。
第１図に本発明の一実施例の断面図％に２図に従来の混
成集積回路装置の断面図である。 １・・・・・・金属のリードフレーム、２・・・・・・
ＷＮ’ＭＪ、３・・・・・・回路基板、４・・・・・・
銅箔配線、５・・−・・・抵抗体、６・・・・・・１チ
ツプに１とめた抵抗体、７・・・・・・能動（′！たに
受動）素子、８・・・・・−金属細線、９・・・・・・
封止樹脂。 代理人 弁理士 円 原 昔 ′（・−
成集積回路装置の断面図である。 １・・・・・・金属のリードフレーム、２・・・・・・
ＷＮ’ＭＪ、３・・・・・・回路基板、４・・・・・・
銅箔配線、５・・−・・・抵抗体、６・・・・・・１チ
ツプに１とめた抵抗体、７・・・・・・能動（′！たに
受動）素子、８・・・・・−金属細線、９・・・・・・
封止樹脂。 代理人 弁理士 円 原 昔 ′（・−
Claims (1)
- 金属のリードフレーム上に接着剤を用いて抵抗体が形成
されている絶縁性の回路基板を貼り付け、この回路基板
上に能動素子および受動素子を搭載し、これを金属細線
、銅箔等により接続して回路を形成し、外装として樹脂
封止したことを特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801486A JPS63131554A (ja) | 1986-11-20 | 1986-11-20 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801486A JPS63131554A (ja) | 1986-11-20 | 1986-11-20 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131554A true JPS63131554A (ja) | 1988-06-03 |
Family
ID=17591434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27801486A Pending JPS63131554A (ja) | 1986-11-20 | 1986-11-20 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131554A (ja) |
-
1986
- 1986-11-20 JP JP27801486A patent/JPS63131554A/ja active Pending
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