JPS63131542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63131542A JPS63131542A JP27806386A JP27806386A JPS63131542A JP S63131542 A JPS63131542 A JP S63131542A JP 27806386 A JP27806386 A JP 27806386A JP 27806386 A JP27806386 A JP 27806386A JP S63131542 A JPS63131542 A JP S63131542A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- head
- etching
- contact hole
- phosphorus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 2
- 229910052782 aluminium Inorganic materials 0.000 abstract 2
- 230000007547 defect Effects 0.000 abstract 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 24
- 229910052698 phosphorus Inorganic materials 0.000 description 24
- 239000011574 phosphorus Substances 0.000 description 24
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- -1 Phospho Chemical class 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上Ω皿里丘立
本発明は半導体装置の製造方法に関し、詳しくは、半導
体基板上にCVD法により絶縁層を形成して、コンタク
トホールを形成する方法に関するものである。
体基板上にCVD法により絶縁層を形成して、コンタク
トホールを形成する方法に関するものである。
l米二肢止
MOClC等の半導体装置の半導体ベレットでは半導体
基板上に複数の抵抗やコンデンサ等を含む回路構成要素
を形成し、これら回路構成要素を半導体基板上に絶縁膜
を介して形成したA!蒸着膜等による配線パターンで電
気的に接続した構造が一般的である。上記半導体基板上
への5i02 PA等の絶縁膜の形成は常圧CVD法等
で形成され、この絶縁膜には基板の各領域から電極を引
き出すためのコンタクトホールが形成される。
基板上に複数の抵抗やコンデンサ等を含む回路構成要素
を形成し、これら回路構成要素を半導体基板上に絶縁膜
を介して形成したA!蒸着膜等による配線パターンで電
気的に接続した構造が一般的である。上記半導体基板上
への5i02 PA等の絶縁膜の形成は常圧CVD法等
で形成され、この絶縁膜には基板の各領域から電極を引
き出すためのコンタクトホールが形成される。
上記コンタクトホールは、等方性又は異方性エツチング
により形成される。これら各エツチングにより形成され
るコンタクトホールの一例を第4図及び第5図を参照し
ながら説明する。
により形成される。これら各エツチングにより形成され
るコンタクトホールの一例を第4図及び第5図を参照し
ながら説明する。
同図に於いて、(1)は半導体基板、(2)は半導体基
4ffl(1)上に常圧CVD法等で形成された5i0
2膜、(3)は該5i02膜(2)上に形成され、所定
位置に窓開は部(3a)を有するマスクパターンである
。上記等方性エツチング 。
4ffl(1)上に常圧CVD法等で形成された5i0
2膜、(3)は該5i02膜(2)上に形成され、所定
位置に窓開は部(3a)を有するマスクパターンである
。上記等方性エツチング 。
では、マスクパターン(3)の窓開は部(3a)から真
下に向って縦・横方向に略均等な速度でエツチングが進
行するから、コンタクトホール(4)は第4図に示すよ
うに、5i02 M (2)の肩部(2a) (2a
)が鈍角に形成される。また、異方性エツチングでは、
マスクパターン(3)の窓開は部(3a)から真下に向
って縦方向にのみエツチングが進行するから、コンタク
トホール(5)は第5図に示すように、5i02膜(2
)の肩部(2a) (2a)が略直角に形成される。
下に向って縦・横方向に略均等な速度でエツチングが進
行するから、コンタクトホール(4)は第4図に示すよ
うに、5i02 M (2)の肩部(2a) (2a
)が鈍角に形成される。また、異方性エツチングでは、
マスクパターン(3)の窓開は部(3a)から真下に向
って縦方向にのみエツチングが進行するから、コンタク
トホール(5)は第5図に示すように、5i02膜(2
)の肩部(2a) (2a)が略直角に形成される。
ところで、上記夫々のコンタクトホール(4)(5)に
Af配線を蒸着法等で形成した場合、夫々の肩部(2a
) (2a)でのステップカバレッジが悪く、両者共
にA/配線の段切れ等の不具合が発生していた。そこで
、上記問題点を解決するために、予め 5i02膜(2
)にエツチング速度が大となる不純物、例えばリン又は
ヒ素を注入しておいて、等方性エツチングにより、第6
図に示すようなコンタクトホール(6)を形成する方法
が採られている。
Af配線を蒸着法等で形成した場合、夫々の肩部(2a
) (2a)でのステップカバレッジが悪く、両者共
にA/配線の段切れ等の不具合が発生していた。そこで
、上記問題点を解決するために、予め 5i02膜(2
)にエツチング速度が大となる不純物、例えばリン又は
ヒ素を注入しておいて、等方性エツチングにより、第6
図に示すようなコンタクトホール(6)を形成する方法
が採られている。
I]<”°しよ゛と る關 占
ところで、上述するようにSin、膜(2)にリン等を
注入しておいて等方性エツチングする方法では、上記リ
ンの注入深さは5i02 [9の極く上面付近に限られ
るので、コンタクトホール(6)の肩部(2a)はなだ
らかに形成されるが、リンを含む部分と含まない部分の
境界部に新たに角部が形成される。この結果、上記方法
でも尚、ステップカバレッジが良好とならず、AI配線
の段切れ等による不具合を解消することが困難であった
。
注入しておいて等方性エツチングする方法では、上記リ
ンの注入深さは5i02 [9の極く上面付近に限られ
るので、コンタクトホール(6)の肩部(2a)はなだ
らかに形成されるが、リンを含む部分と含まない部分の
境界部に新たに角部が形成される。この結果、上記方法
でも尚、ステップカバレッジが良好とならず、AI配線
の段切れ等による不具合を解消することが困難であった
。
占 ”るための一段。
本発明は上記問題点に鑑みて提案されたもので、この問
題点を解決するための技術的手段は、半導体基板上に不
純物の濃度が低・中・高濃度の各CVD膜を順次積層形
成する工程と、上記3N構造の絶縁層に等方性エツチン
グによりコンタクトホールを形成する工程とを含むこと
である。
題点を解決するための技術的手段は、半導体基板上に不
純物の濃度が低・中・高濃度の各CVD膜を順次積層形
成する工程と、上記3N構造の絶縁層に等方性エツチン
グによりコンタクトホールを形成する工程とを含むこと
である。
昨月一
本発明に係る製造方法では、半導体基板上に不純物の濃
度が低・中・高濃度の各CVD膜を順次積層形成し、上
記3 /if構造の絶縁層に等方性エツチングによりコ
ンタクトホールを形成するから、絶縁層の下方はどエツ
チング速度が遅くなり、横方向にエツチングされる距離
が短くなってコンタクトホールの側面はなだらかなテー
パ状に形成される。従って、ステップカバレッジが良好
となる。
度が低・中・高濃度の各CVD膜を順次積層形成し、上
記3 /if構造の絶縁層に等方性エツチングによりコ
ンタクトホールを形成するから、絶縁層の下方はどエツ
チング速度が遅くなり、横方向にエツチングされる距離
が短くなってコンタクトホールの側面はなだらかなテー
パ状に形成される。従って、ステップカバレッジが良好
となる。
1見週
本発明に係る半導体装置の製造方法の一実施例を、第1
図乃至第3図を参照しながら説明する0本発明の特徴は
半導体基板上への絶縁層の形成方法にある。即ち、第3
図に示すように、半導体基板(1)〔以下、単に基板と
称す〕上に常圧CVD法により、不純物、例えばリンの
濃度が下層から低・中・高濃度の順になった5i02膜
(11) (12) (13)を形成する。
図乃至第3図を参照しながら説明する0本発明の特徴は
半導体基板上への絶縁層の形成方法にある。即ち、第3
図に示すように、半導体基板(1)〔以下、単に基板と
称す〕上に常圧CVD法により、不純物、例えばリンの
濃度が下層から低・中・高濃度の順になった5i02膜
(11) (12) (13)を形成する。
上記リンの濃度が異なる5i02膜(11) (12
)(13)は、例えば第2図に示すような常圧CVD装
W (14)により形成される。同図の常圧CVD装f
f (14)に於いて、(15)は複数個の半導体ペレ
ット〔図示せず〕が一括して形成されさらに下層配線が
形成された半導体ウェーハ〔以下、単にウェーハと称す
〕、(16)は一対のプーリ (17) (17)に
纏い掛けられた搬送ベルト、(1B) (18)・・
・は上記搬送ベルト(16)上に定間隔で固着されたト
レーまたはサセプタで、上記ウェーハ(15)を載置す
る。(19) (20)(21)は複数のガス吹出口
(19a)(20a)(21a )を下方に向けて並設
した第1・第2及び第3のヘッドで、定位置に配置され
て上記ガス吹出口(19a)(20a)(21a)から
SiH4+2PH3及び602を交互に吹き出す、
(22)は上記第1・第2及び第3のヘッド(19)
(20)(21)を囲繞すると共に排気ダク) (2
3)が形成された外囲器、(24)は上記搬送ベルl−
(16)の下方の定位置に配置されたヒータで、サセプ
タ(18)上のウェーハ(15)を所定の温度に加熱す
る。
)(13)は、例えば第2図に示すような常圧CVD装
W (14)により形成される。同図の常圧CVD装f
f (14)に於いて、(15)は複数個の半導体ペレ
ット〔図示せず〕が一括して形成されさらに下層配線が
形成された半導体ウェーハ〔以下、単にウェーハと称す
〕、(16)は一対のプーリ (17) (17)に
纏い掛けられた搬送ベルト、(1B) (18)・・
・は上記搬送ベルト(16)上に定間隔で固着されたト
レーまたはサセプタで、上記ウェーハ(15)を載置す
る。(19) (20)(21)は複数のガス吹出口
(19a)(20a)(21a )を下方に向けて並設
した第1・第2及び第3のヘッドで、定位置に配置され
て上記ガス吹出口(19a)(20a)(21a)から
SiH4+2PH3及び602を交互に吹き出す、
(22)は上記第1・第2及び第3のヘッド(19)
(20)(21)を囲繞すると共に排気ダク) (2
3)が形成された外囲器、(24)は上記搬送ベルl−
(16)の下方の定位置に配置されたヒータで、サセプ
タ(18)上のウェーハ(15)を所定の温度に加熱す
る。
上記構成の常圧CVD装置(14)では、サセ、ブタ(
18)上のウェーハ(15)を、各ヘッド(19)
(20) (21)下方の定位置に配置したヒータ(
24)で所定の温度に加熱する。この状態で、ガス吹出
口(19a)(20a)(21a)からリンを含むSi
H4ガスと02ガスを吹き出すと、上記ガスノ反応(S
iH4+ 2PH3+602−5i02 ・P205
+5H20) ニよッテ、ウェーハ(15) 、即ち
基板(1)上に、PSG(Phospho 5ilic
ate glass)と呼ばれるリンを含む5i02膜
(11) (12) (13)が形成される、尚、
5i02膜(11) (12) <13)の成長に
供されなかった5i02等の1μ−以下の微粉末状ダス
トは排気ダクト(23)に吸い込まれて排出される。
18)上のウェーハ(15)を、各ヘッド(19)
(20) (21)下方の定位置に配置したヒータ(
24)で所定の温度に加熱する。この状態で、ガス吹出
口(19a)(20a)(21a)からリンを含むSi
H4ガスと02ガスを吹き出すと、上記ガスノ反応(S
iH4+ 2PH3+602−5i02 ・P205
+5H20) ニよッテ、ウェーハ(15) 、即ち
基板(1)上に、PSG(Phospho 5ilic
ate glass)と呼ばれるリンを含む5i02膜
(11) (12) (13)が形成される、尚、
5i02膜(11) (12) <13)の成長に
供されなかった5i02等の1μ−以下の微粉末状ダス
トは排気ダクト(23)に吸い込まれて排出される。
ところで、上記常圧CVD装置(14)によってリンの
濃度が低・中・高濃度の5i0211!! (11)(
12) (13)を順次積層形成する方法として後述
する3通りの方法がある。
濃度が低・中・高濃度の5i0211!! (11)(
12) (13)を順次積層形成する方法として後述
する3通りの方法がある。
第1の方法では、各ヘッド(19) (20) (
21)から供給する。2ガス量を変化させる。即ち、中
央に配置された第2のヘッド(20)の02ガス量を基
準として、第1のヘッド(19)の02ガス量を減少さ
せると共に、第3のヘッド(21)の02ガス量を増加
させる。このようにすれば、各ヘッド(19) (2
0) (21)により形成されるリンを含む5i02
膜のリン濃度を低・中・高と変化させることができる
。従って、ウェーハ(15)を第1のヘッド(19)か
ら第3のヘッド(21)へ順次搬送して5iO2Dを形
成すれば、基板(1)上にはリンの濃度が低・中・高濃
度の5i021!!!! (11) (12) (
13)が順次積層形成され所望の絶縁層(25)が得ら
れる。
21)から供給する。2ガス量を変化させる。即ち、中
央に配置された第2のヘッド(20)の02ガス量を基
準として、第1のヘッド(19)の02ガス量を減少さ
せると共に、第3のヘッド(21)の02ガス量を増加
させる。このようにすれば、各ヘッド(19) (2
0) (21)により形成されるリンを含む5i02
膜のリン濃度を低・中・高と変化させることができる
。従って、ウェーハ(15)を第1のヘッド(19)か
ら第3のヘッド(21)へ順次搬送して5iO2Dを形
成すれば、基板(1)上にはリンの濃度が低・中・高濃
度の5i021!!!! (11) (12) (
13)が順次積層形成され所望の絶縁層(25)が得ら
れる。
第2の方法では、定位置に配置された各ヘッド(19)
(20) (21)に対するウェーハ(15)の
温度を変化させる。即ち、中央に配置された第2のヘッ
ド(20)に対向するヒータ(24b )の温度を基準
として、第1のヘッド(19)に対向するヒータ(24
a)の温度を上昇させると共に、第3のヘッド(21)
に対向するヒータ(24C)の温度を低下させる。この
ようにすれば、高温でリンが揮散しやすいことによって
、各ヘッド(19) (20) (21)により形
成されるリンを含む5io2FJのリン濃度を低・中・
高と変化させることができる。従って、ウェーハ(15
)を第1のヘッド(19)から第3のヘッド(21)へ
順次搬送して5t(h 膜を形成すれば、基板(1)上
にはリンの濃度が低・中・高濃度の5i02膜(11)
(12) (13)が順次積層形成され所望の絶
縁層(25)が得られる。
(20) (21)に対するウェーハ(15)の
温度を変化させる。即ち、中央に配置された第2のヘッ
ド(20)に対向するヒータ(24b )の温度を基準
として、第1のヘッド(19)に対向するヒータ(24
a)の温度を上昇させると共に、第3のヘッド(21)
に対向するヒータ(24C)の温度を低下させる。この
ようにすれば、高温でリンが揮散しやすいことによって
、各ヘッド(19) (20) (21)により形
成されるリンを含む5io2FJのリン濃度を低・中・
高と変化させることができる。従って、ウェーハ(15
)を第1のヘッド(19)から第3のヘッド(21)へ
順次搬送して5t(h 膜を形成すれば、基板(1)上
にはリンの濃度が低・中・高濃度の5i02膜(11)
(12) (13)が順次積層形成され所望の絶
縁層(25)が得られる。
第3の方法では、各ヘッド(19) (20) (
21)に供給するリンの量を変化させる。即ち、中央に
配置された第2のヘッド(20)に供給するリンの量を
基準として、第1のヘッド(19)に供給するリンの量
を減少させると共に、第3のヘッド(21)に供給する
リンの量を増加させる。
21)に供給するリンの量を変化させる。即ち、中央に
配置された第2のヘッド(20)に供給するリンの量を
基準として、第1のヘッド(19)に供給するリンの量
を減少させると共に、第3のヘッド(21)に供給する
リンの量を増加させる。
このようにすれば、各ヘッド(19) (20)
(21)により形成されるリンを含む5iO2Ill!
のリン濃度を低・中・高と変化させることができる。従
って、ウェーハ(15)を第1のヘッド(19)から第
3のヘッド(21)へ順次搬送して5i02膜を形成す
れば、基板(1)上にはリンの濃度が低・中・高濃度の
5i02 !!!!! (11) (12) (1
3)が順次積層形成され所望の絶縁層(25)が得られ
る。
(21)により形成されるリンを含む5iO2Ill!
のリン濃度を低・中・高と変化させることができる。従
って、ウェーハ(15)を第1のヘッド(19)から第
3のヘッド(21)へ順次搬送して5i02膜を形成す
れば、基板(1)上にはリンの濃度が低・中・高濃度の
5i02 !!!!! (11) (12) (1
3)が順次積層形成され所望の絶縁層(25)が得られ
る。
上記第1、第2或は第3の方法により得られた絶縁層(
25)に等方性エツチングによりコンタクトホール(2
6)を形成した場合、第1図に示すようにマスクパター
ン(3)の窓開は部(3a)から真下に向ってエツ、チ
ング速度が大から小へと段階的に変化するので、下層は
ど横方向にエツチングされる距離が短くなって、コンタ
クトホール(26)の側面はなだらかなテーバ状に形成
される。
25)に等方性エツチングによりコンタクトホール(2
6)を形成した場合、第1図に示すようにマスクパター
ン(3)の窓開は部(3a)から真下に向ってエツ、チ
ング速度が大から小へと段階的に変化するので、下層は
ど横方向にエツチングされる距離が短くなって、コンタ
クトホール(26)の側面はなだらかなテーバ状に形成
される。
発王立処来
本発明方法によれば、不純物の濃度が多段に変化する多
層構造の絶縁層を形成でき、上記絶縁層に形成されるコ
ンタクトホールの側面はなだらかなテーパ状に形成され
る。従って、ステップカバレッジが良好となりA7配線
の段切れ等の不具合が一掃され、信頼性を向上させるこ
とができる。
層構造の絶縁層を形成でき、上記絶縁層に形成されるコ
ンタクトホールの側面はなだらかなテーパ状に形成され
る。従って、ステップカバレッジが良好となりA7配線
の段切れ等の不具合が一掃され、信頼性を向上させるこ
とができる。
第1図は本発明方法によりコンタクトホールが形成され
た絶縁層を示す要部拡大断面図、第2図は本発明に係る
CVD装置の概略正面図、第3図はコンタクトホールを
形成する前の絶縁層を示す拡大断面図である。 第4図乃至第6図は従来の各種絶縁層に形成されたコン
タクトホールの要部拡大断面図である。 (1)・−・半導体基板〔基板〕、 (11) (12) (13)・・−・5i021
fll、(25) −絶縁層、(26)−・・−コンタ
クトホール。 特 許 出 願 人 関西日本電気株式会社代
理 人 江 原 省 吾第 1
図 第 3 図 第 2 図
た絶縁層を示す要部拡大断面図、第2図は本発明に係る
CVD装置の概略正面図、第3図はコンタクトホールを
形成する前の絶縁層を示す拡大断面図である。 第4図乃至第6図は従来の各種絶縁層に形成されたコン
タクトホールの要部拡大断面図である。 (1)・−・半導体基板〔基板〕、 (11) (12) (13)・・−・5i021
fll、(25) −絶縁層、(26)−・・−コンタ
クトホール。 特 許 出 願 人 関西日本電気株式会社代
理 人 江 原 省 吾第 1
図 第 3 図 第 2 図
Claims (1)
- (1)半導体基板上に不純物の濃度が低・中・高濃度の
各CVD膜を順次積層形成する工程と、上記3層構造の
絶縁層に等方性エッチングによりコンタクトホールを形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27806386A JPS63131542A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27806386A JPS63131542A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63131542A true JPS63131542A (ja) | 1988-06-03 |
Family
ID=17592135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27806386A Pending JPS63131542A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63131542A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5612252A (en) * | 1994-05-11 | 1997-03-18 | United Microelectronics Corporation | Method of forming metallization to improve electromigration resistance |
JPH09251996A (ja) * | 1995-06-20 | 1997-09-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
US5770895A (en) * | 1995-06-08 | 1998-06-23 | Tokyo Electron Limited | Operation control device and method for a plurality of electric power consuming systems |
US6284605B1 (en) | 1998-10-28 | 2001-09-04 | Electrics And Telecommunications Research Institute | Method for fabricating semiconductor power integrated circuit |
WO2002006560A1 (fr) * | 2000-07-18 | 2002-01-24 | National Institute Of Advanced Industrial Science And Technology | Materiau calibre et ses procedes de synthese et de traitement |
JP2014179661A (ja) * | 1995-11-27 | 2014-09-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1986
- 1986-11-20 JP JP27806386A patent/JPS63131542A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5612252A (en) * | 1994-05-11 | 1997-03-18 | United Microelectronics Corporation | Method of forming metallization to improve electromigration resistance |
US5633197A (en) * | 1994-05-11 | 1997-05-27 | United Microelectronics Corporation | Metallization to improve electromigration resistance by etching concavo-concave opening |
US5770895A (en) * | 1995-06-08 | 1998-06-23 | Tokyo Electron Limited | Operation control device and method for a plurality of electric power consuming systems |
JPH09251996A (ja) * | 1995-06-20 | 1997-09-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
JP2014179661A (ja) * | 1995-11-27 | 2014-09-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US6284605B1 (en) | 1998-10-28 | 2001-09-04 | Electrics And Telecommunications Research Institute | Method for fabricating semiconductor power integrated circuit |
US6404011B2 (en) | 1998-10-28 | 2002-06-11 | Electronics And Telecommunications Research Institute | Semiconductor power integrated circuit |
WO2002006560A1 (fr) * | 2000-07-18 | 2002-01-24 | National Institute Of Advanced Industrial Science And Technology | Materiau calibre et ses procedes de synthese et de traitement |
JP2002030440A (ja) * | 2000-07-18 | 2002-01-31 | National Institute Of Advanced Industrial & Technology | 傾斜材料およびその合成、加工方法 |
US6984436B2 (en) | 2000-07-18 | 2006-01-10 | National Institute Of Advanced Industrial Science And Technology | Graded material and method for synthesis thereof and method for processing thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63131542A (ja) | 半導体装置の製造方法 | |
JPS5842227A (ja) | 半導体装置の製造方法 | |
JPS59227136A (ja) | 半導体装置の製造方法 | |
JPS58162051A (ja) | 半導体装置およびその製造方法 | |
JP2975496B2 (ja) | 素子分離構造の形成方法 | |
JPS63192239A (ja) | 半導体装置の製造方法 | |
JPH0689941A (ja) | 半導体装置及びその製造方法 | |
JP2833338B2 (ja) | 半導体装置の製造方法 | |
JPS6249643A (ja) | 半導体装置およびその製造方法 | |
JPS62239537A (ja) | 薄膜形成装置 | |
JPH0669200A (ja) | 半導体装置の製造方法 | |
JP3236889B2 (ja) | 3次元周期構造体およびその製造方法 | |
JPS58130518A (ja) | 気相成長方法 | |
JPH06151415A (ja) | 半導体装置の製造方法 | |
JPS5928358A (ja) | 半導体装置の製造方法 | |
JPS58154A (ja) | 半導体装置 | |
KR100548545B1 (ko) | 에스오아이 웨이퍼를 제조하기 위한 단결정 실리콘층성장방법 | |
JPS60102757A (ja) | 半導体装置の製造方法 | |
JPH04142065A (ja) | 半導体装置の製造方法 | |
JPH01222452A (ja) | 半導体集積回路装置の製造方法 | |
JPH07130847A (ja) | 半導体装置およびその製造方法 | |
JPS62219916A (ja) | 半導体装置の製造方法 | |
JPS63261856A (ja) | 半導体装置の製造方法 | |
JPH01115137A (ja) | 配線の形成方法 | |
JPS6387742A (ja) | 半導体装置の製造方法 |